SU970693A1 - Выходной каскад - Google Patents
Выходной каскад Download PDFInfo
- Publication number
- SU970693A1 SU970693A1 SU813244183A SU3244183A SU970693A1 SU 970693 A1 SU970693 A1 SU 970693A1 SU 813244183 A SU813244183 A SU 813244183A SU 3244183 A SU3244183 A SU 3244183A SU 970693 A1 SU970693 A1 SU 970693A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistor
- bus
- output
- emitter
- collector
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
Изобретение относится к импульсной технике и может использоваться, например, в формирователях выходного напряжения.
Известен выходной каскад, содержащий два Транзистора, два сопротивления, эмиттер первого транзистора подключен к шине питания, коллекторк шине выхода и к коллектору второго транзистора, эмиттер которого подключен к общей шине устройства tl].
Наиболее близким к предлагаемому является выходной каскад, содержащий первый и второй транзисторы, промежутки эмиттер-коллектор которых последовательно соединены и включены между шиной питания й общей шиной устройства, база первого транзистора подключена к коллектору и базе третьего транзистора, четвертый транзистор, эмиттер которого подключен к общей шине устройства, пятый транзистор, эмиттер которого подключен к общей шине устройства, шестой транзистор, эмиттер которого подключен к первому выводу первого резистора, второй резистор (2).
Недостатком устройства является его низкий КПД.
Цель изобретения - повышение КПД устройства.
Поставленная цель достигается тем, что в выходном каскаде, содержащем первый и второй транзисторы, промежутки эмиттер-коллектор которых по5 следовательно соединены и включены между шиной питания и общей шиной каскада, база первого транзистора подключена к коллектору и базе третьего транзистора, четвертый тран10 зистор, эмиттер которого подключен к общей шине каскада, пятый транзистор, эмиттер которого подключен к общей шине каскада, шестой транзистор, эмиттер которого подключен к 15 первому выводу первого резистора, второй резистор, эмиттер третьего транзистора подключен к шине питания, коллектор которого через второй резистор соединен с коллектором 20 четвертого транзистора, база первого транзистора соединена с коллектором шестого транзистора, база которого связана с коллекторами первого и второго транзисторов, второй выjc вод первого резистора соединен с коллектором пятого транзистора.
На чертеже приведена принципиальная электрическая схема предлагаемого каскада.
Устройство содержит первый, второй, третий, четвертый, пятый, шее на шине 9 входа коотпирающего напряотпирающее напряжетой транзисторы 1-6, первый и второй резисторы 7 и 8, шины 9, 10 и 11входа, шину 12 выхода.
Выходной каскад работает следующим образом.
При появлении роткого импульса жения появляется ние на шине 12 выхода и запирающее напряжение на шине 11 входа. Открываются транзисторы 4 и 5 и закрывается транзистор 2. Через транзистор 4 и резистор 8 течет большой базовый ток транзистора 1, обеспечивая большой ток коллектора транзистора 1 и быстрый заряд емкости нагрузки. По окончании времени импульса отпирающего напряжения будет открыт напряжением на шине 12 транзистор 4 и через него, резистор 7 и открытый транзистор 5 потечет базовый ток транзистора 1, обеспечивающий на шине 12 небольшой ток, формирующий вершину выходного импульса. При появлении запирающего напряжения на шине 10 и отпирающего на шине 11 закрывается транзистор 1, открывается транзистор 2, через который будет разряжена емкость нагрузки и будет протекать входной ток схем, подключенных к шине 12 выхода. В случае короткого замыкания на шине 12 выхода по окончании времени импульса. отпирающего напряжения транзистор 4 останется закрытым и ток через транзистор 1 во время действия выходного импульса протекать не будет.
Если короткое замыкание шины 12 произойдет при формировании вершины выходного импульса, а не фронта, то закроются транзистор 4 низким потенциалом на его базе и транзистор 1, поскольку закрытый транзистор 4 разорвет цепь протекания базового тока транзистора 1.
Транзистор 4 закрывает транзистор 1 не только при коротком замыкании, но и при снижении сопротивления нагрузки ниже допустимой величины, определяемой резистором 7. При снижении требований к быстродействию выходного каскада транзистор 3 может быть, заменен сопротивлением. При значительном напряжении питания и высоком коэффициенте усиления транзистора 1 между его эмиттером и источником питания можно поставить сопротивление. Данное сопротивление будет ограничивать максимально допустимый импульсный ток транзистора 1 и, следовательно, будет иметь в несколько раз меньший номинал, чем в известных устройствах, где ограничивающее сопротивление выбирается исходя из предельно допустимого постоянного тока выходного транзистора.
Claims (2)
- (54) ВЫХОДНОЙ КАСКАД 1зобретенив относитс к импульс ной технике и может использоватьс , например, в формировател х выходного напр жени . Из&естен выходной каскад, содержа щий два 1|ранзистора, два сопротивлени эмиттер первого транзистора подключен к шине питани , коллектор к шине выхода и к коллектору второго транзистора, эмиттер которого подклю чен к общей шине устройства tl. Наиболее близким к предлагаемому вл етс выходной каскад, содержащий первый и второй транзисторы, промежутки эмиттер-коллектор которых последовательно соединены и включены между шиной питани и общей шиной устройства, база первого транзистора подключена к коллектору и базе третьего транзистора, четвертый транзистор, эмиттер которого подключен к общей шине устройства, п тый транзистор, эмиттер которого подключен к общей шине устройства, шестой транзистор, эмиттер которого подключен к первому выводу первого резистора , второй резистор 21. Недостатком устройства вл етс его низкий КПД. Цель изобретени - повышение КПД устройства. Поставленна цель достигаетс тем, что в выходном каскаде, содержащем первый и второй транзисторы, промежутки эмиттер-коллектор которых последовательно соединены и включены между шиной питани и общей шиной каскада, база первого транзистора подключена к коллектору и базе третьего транзистора, четвертый транзистор , эмиттер которого подключен к общей шине каскада, п тый транзистор , эмиттер которого подключен к общей шине каскада, шестой транзистор , эмиттер которого подключен к первбму выводу первого резистора, второй резистор, эмиттер третьего транзистора подключен к шине питани , коллектор которого через второй резистор соединен с коллекторов четвертого транзистора, база первого транзистора соединена с коллектором шестого транзистора, база которого св зана с коллекторами первого и второго транзисторов, второй вывод первого резистора соединен с коллектором п того транзистора. На чертеже приведена принципиальна электрическа схема предлагаемого каскада. Устройство содержит первый, второй , третий, четвертый, п тый, шестой транзисторы 1-6, первый и второй резисторы 7 и 8, шины 9, 10 и 1 входа, шину 12 выхода. Выходной каскад работает следующим образом. При по влении на шине 9 входа ко роткого импульса отпирающего напр жени по вл етс отпирающее напр же ние на шине 12 выхода и запирающее напр жение на шине 11 входа. Открываютс транзисторы 4 и 5 и закрываетс транзистор 2. Через транзистор 4 и резистор 8 течет большой базовый ток транзистора 1, обеспечива большой ток коллектора транзистора 1 и быстрый зар д емкости нагрузки. По окончании времени импульса отпирающего напр жени будет открыт напр жением на шине 12 транзистор 4 и через него, резистор 7 и открыт транзистор 5 потечет базовьпЭ ток транзистора 1, обеспечивающий на шине 12 небольшой ток, формирующий вершину выходного импульса. При по влении запирающего напр жени на шине 10 и отпирающего на шине 11 закрываетс транзистор 1, открывает с транзистор 2, через который будет разр жена емкость нагрузки и будет протекать входной ток схем, подключенных к шине 12 выхода. В случае короткого замыкани на шине 12 выхода по окончании времени импульса , отпирающего напр жени транзистор 4 останетс закрытым и ток через транзистор 1 во врем действи выходного импульса протекать не буд Если короткое замыкание шины 12 произойдет при формировании вершины выходного импульса, а не .фронта, то закроютс транзистор 4 низким потен циалом на его базе и транзистор 1, поскольку закрытый транзистор 4 разорвет цепь протекани базового тока транзистора 1. , Транзистор 4 закрывает транзистор 1 не только при коротком замыка НИИ, но и при снижении сопротивлени нагрузки ниже допустимой величины, определ емой резистором 7. При снижении требований к быстродействию выходного каскада транзистор 3 може быть, заменен сопротивлением. При значительном напр жении питани и высоком коэффициенте усилени транзистора 1 между его эмиттером и источником питани можно поставить сопротивление. Данное сопротивление будет ограничивать максимально допустимый импульсный ток транзистора 1 и, следовательно, будет иметь в несколько раз меньший номинал, чем в известных устройствах, где ограничивающее сопротивление выбираетс исход из предельно допустимого посто нного тока выходного транзистора. Формула изобретени Выходной каскад, содержащий первый и второй транзисторы, промежутки змиттер-коллектор которых последовательно соединены и включены между шиной питани и общей шиной каскада, база первого транзистора подключена к коллектору и базе третьего транзистора,четвертый транзистор , эмиттер которого подключен к общей шине каскада, п тый транзистор , эмиттер которого подключен к Общей шине каскада, шестой транзистор , эмиттер которого подключен к первому выводу первого резистора, второй резистор, отличаю ,щ и и с тем, что, с целью повышени КПД, эмиттер третьего транзистора подключен к шине питани , коллектор которого через второй резистор соединён с коллектором четвертого Транзистора, база первого транзистора соединена с коллектором шестого транзистора, баэа которого соединена с коллекторами первого и второго транзисторов, второй вывод первого резистора соединен с коллектором п того транзистора. Источники информации, прин тые во внимание при экспертизе 1.Наумов Ю .Е. Интегральные логические схемы. Ы., Советское радио , 1970, с. 345, рис. 13.5.
- 2.Шило В.Л. Линейные интегральные схемы. М., Советское радио, 1979, с. 124, рис. 3.26 а.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813244183A SU970693A1 (ru) | 1981-01-29 | 1981-01-29 | Выходной каскад |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813244183A SU970693A1 (ru) | 1981-01-29 | 1981-01-29 | Выходной каскад |
Publications (1)
Publication Number | Publication Date |
---|---|
SU970693A1 true SU970693A1 (ru) | 1982-10-30 |
Family
ID=20941688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813244183A SU970693A1 (ru) | 1981-01-29 | 1981-01-29 | Выходной каскад |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU970693A1 (ru) |
-
1981
- 1981-01-29 SU SU813244183A patent/SU970693A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4779014A (en) | BiCMOS logic circuit with additional drive to the pull-down bipolar output transistor | |
JP2623918B2 (ja) | 出力バッファ回路 | |
EP0046498B1 (en) | Bootstrapped driver circuit | |
SU970693A1 (ru) | Выходной каскад | |
KR100194298B1 (ko) | 출력 제어 회로 | |
US3089967A (en) | Pulse generator | |
GB1112201A (en) | High speed,low dissipation logic gates | |
US3557383A (en) | Control logic circuit | |
EP0459457A2 (en) | Output driver | |
EP0432472A2 (en) | Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit | |
SU1713099A1 (ru) | ТТЛ-элемент | |
US5045724A (en) | Circuit for limiting the short circuit output current | |
SU1381692A1 (ru) | Устройство задержки импульсов | |
SU902238A1 (ru) | Компаратор напр жений | |
US3122656A (en) | Ring counter with parallel input employing diode-capacitor combination gating stagestriggered at trailing edges of pulses | |
RU1812631C (ru) | Транзисторный ключ | |
SU1651372A1 (ru) | Транзисторно-транзисторный инвертор | |
JPH06296133A (ja) | ダイナミック回路 | |
SU1272496A1 (ru) | Формирователь импульса по включению напр жени питани | |
SU1358077A1 (ru) | Формирователь одиночных импульсов | |
SU1083340A1 (ru) | Усилитель мощности | |
SU980289A1 (ru) | Буферный логический элемент и @ л типа | |
SU1614104A1 (ru) | Формирователь импульсов | |
SU809569A1 (ru) | Формирователь тактовых сигналов | |
SU570190A1 (ru) | Формирователь импульсов |