Claims (2)
25 введены коммутаторы по числу разр дов кода адреса, одни из входов которых подключены к выходам счетчика , а другие входы вл ютс управл ющими, пр мые и инверсные выходы коммутато30 ров соединены с другими входами схеNKJ сравнени и вл ютс информационньоми выходами устройства. Каждый коммутатор содержит мульти плексор, элемент НЕ и элемент НЕРАВ НОЗНАЧНОСТЬ, одни из входов которых объединены и вл ютс одним из входо коммутатора, другой вход первого эле UeHTa НЕРЛВНОЗНАЧНрСТЬ соединен с вы ходом мультиплексора и входом элемен та НЕ, выход которого подключен к др гому входу второго элемента НЕРАВНОЗНАЧНОСТЬ , входы мультиплексора вл ютс другими входами коммутатора, выходами которого вл ютс выходы элементов НЕРАВНОЗНАЧНОСТЬ. На фиг. 1 изображена функциональна схема предлагаемого устройства; на фиг. 2 - функциональна схема коммутатора дл примера трехразр дного кола адреса, наиболее предпочтительный вариант вьшолнени . Предлагаемое устройство содержит (фиг. 1) блок 1 управлени , счетчик 2 адреса, коммутаторы , предназ наченные дл коммутации разр дов кода адреса, и схему 4 сравнени . На фиг. 1 показан также контролируемый блок 5 пам ти, а также обозначены управл ющие входы 6 и 7 коммутаторов выход 8 схемы сравнени , выходы счетчика адреса, информационные выходы и входы устройства , подключенные соответственно к входным и выходным разр дным шинам блока пам ти. Каждый коммутатор содержит (фиг. 2) мультиплексор 12, элементы НЕ 13 и элементы НЕРАВНОЗНАЧНОСТЬ 14. Устройство работает следующим об разам. Блок 1 (фиг. 1) управлени задает счетчику адреса режим последовательного обращени ко всем адресам контролируемого блока 5 пам ти, адресные входы которого подключены к выходам 9 счетчика 2. Кроме того, с выходов 9 счетчика 2 п-разр дный код адреса поступает .на входы каждого из коммутаторов . Разрешение на прохождение разр да кода адреса поступает на управл ющий вход б соответствующего из коммутаторов 3-1-3, с выхода блока 1управлени . В первый цикл записи по всем адресам первого разр да блока 5 пам ти производитс запись первого разр да кода адреса, по всем адресам второго разр да второго разр да кода адреса и т.д. по всем адресам п-го разр да кода адреса, а по всем адресам (п + 1)-го производитс запись инверсного первого кода адреса, по всем адресам (п + 2)-го разр да - инверсного второго разр да кода адреса и т.д., по всем адресам т-го разр да (где m 2п) инверсного п-го раз р да кода адреса. Затем следует цикл считывани по всему объему блока пам ти . Информаци с выходных разр дных шин контролируемого блока 5 пам ти поступает на входы 11 схемы 4 сравнени , на вторые входы которой поступает дл сравнени информаци (эталон) с выходов соответствующих коммутаторов (фиг. 1. При несовпадении считанной и эталонной информации сигналы с выхода 8 схемы 4 сравнени поступают в блок 1 управлени , где фиксируетс отказ или сбой. При совпадении блок 1 управлени осуществл ет следующий цикл записи. Така запись и считывание со сравнением, вы вл ет взадмное вли ние между .разр дами контролируемого блока 5 пам ти, так как информаци на выходе любого разр да будет инверсной по отношению к информации на выходах всех остальных разр дов. В последующих циклах записии считывани со сравнением блок 1 (фиг. 1) выдает на управл ющий вход 6 соответствующего коммутатора 3 -3 разрешение на прохождение на выход этого коммутатора i-ro разр да кода адреса, где i 1, 2, ..... пи увеличиваетс на единицу в каждом новом цикле . То есть на выход первого коммутатора Зх, проход т во второй цикл записи и считывани с контролем пр мой и инверсный второй разр д кода адреса, в третий цикл - пр мой и инверсный третий разр д кода адреса, в п-ый цикл - пр мой и инверсный п-ый разр д кода адреса; на выход второго коммутатора 3 «2 во второй, третий, ..., п-ый циклы записи и считывани проход т соответственно пр мой и инверсный третий, четвертый, . . . , п-ый Ипервый разр ды кода адреса и т.д. Затем повтор ютс все п циклов записи и считывани со сравнением дл тех же разр дов кода адреса, но при инверсном значении управл ющего сигнала на входах 7. В этом случае с пр мых выходов коммутаторов на выходные разр дные шины блока 5 пам ти поступают инверсные, а с инверсных выходов - пр мые, по сравнению с первыми п циклами записи, значени разр дов кода адреса. Следовательно , за 2п циклов записи в запоминающие элементы каждого разр да блока 5 пам ти записываютс пр ма и инверсна последовательность кодов, соответствующа изменению всех разр дов кода адреса. Така тестова программа вы вл ет взаимное вли ние запоминающих элементов блока 5 внутри каждого разр да, поскольку каждый зaпo инaющий элемент, хот бы один раз за такую проверку, запоминает информацию, инверсную по отношению к информации,запоминаемой во всех остальных запоминающих элементах разр да. образом,предлагаемое устройство контрол формирует тестовую программу , осуществл ющую полную функциональную проверку блока 5 пам ти, длительность которой пропорциональна количеству адресов. На фиг. 2 показана конкретна реализаци коммутаторов разр дов кода адреса дл п 3 и m б. Коммута торы разр дов кода адреса содержат мультиплексорь: 12 из п в 1, элементы 13 НЕ, элементы 14 НЕРАВНОЗНАЧНОСТЬ. Коммутаторы (фиг. 2) работают следующим образом. В первый цикл записи и-считывани с контролем уп--равл ющий сигнал 6 разрешает.прохождение на выходы мультиплексоров соответственно первого, второго и третьего разр дов кода адреса. Пр мые и инвертированные элементами НЕ значени разр дов кода адреса поступают на соответствующие входы элементов , НЕРАВНОЗНАЧНОСТЬ, на вход 7 которых поступает управл ющий сигнал, имеющий состо ние логического О, и на их выходы проход т пр мые и инверсные значени разр дов кода адреса, которые затем поступают на соответствующий информационный выход (фиг. 1) устройства Во второй цикл записи и считывани с контролем управл ющий сигнал 6 (фиг. 2) разрешает прохождение на выходы мультиплексордв ,(и сле довательно, на входы элементов соответственно второго, третьего и первого разр дов кода адреса, а в третий цикл - соответственно третьего, первого и второго разр дов кода адреса. Затем повтор ютс эти три цикла записи и считывани ролем, но на вход 7 элементов (, НЕРАВНОЗНАЧНОСТЬ поступает управ л ющий сигнал, имеющий состо ние логической 1, и на их выходы приход т инверсные, по отношению к первым трем циклам записи и считывани , зна чени первого, второго и третьего разр дов кода адреса. Технико-экономическое преимущество предлагаемого устройства заключаетс в его более высоком быстродейтвии по сравнению с прототипом. Формула изобретени 1.Устройство дл контрол блоков пам ти, содержащее счетчик адреса, схему сравнени и блок управлени , причем управл ющие вход и выход счетчика адреса подключены к выходу и одному из входов блока управлени , другие входы которого соединены с выходами схемы сравнени , выходы счетчика адреса и одни из входов схемы сравнени вл ютс соответственно адресными выходами и входами устройства , отл-ичающее с тем, что, с целью повышени быстродействи устройства, оно содержит коммутаторы по числу разр дов кода адреса, одни ИЗ- входов которых подключены к выходам счетчика адреса, а другие входы вл ютс управл ющими, пр мые и инверсные выходы коммутаторов соединены с другими входами схемы-сравнени и вл ютс информационными выходами устройства. 2.Устройство по п. 1, о т л ичающеес тем,.что каждый коммутатор содержит мультиплексор, элемент НЕ и элементы НЕРАВНОЗНАЧНОСТЬ , одни из входов которых объ-ёдинены и вл ютс одним из входов коммутатора, другой вход первого элемента НЕРАВНОЗНАЧНОСТЬ соединен с -выходом мультиплексора и входом элемента НЕ, выход которого подключен к другому входу второго элемента НЕРАВНОЗНАЧНОСТЬ , входы мультиплексора вл ютс другими входами коммутатора, выходами которого вл ютс выходы элементов НЕРАВНОЗНАЧНОСТЬ. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 526954, кл. G 11 С 29/00, 1975. 25 switches are introduced by the number of address code bits, one of the inputs of which are connected to the counter outputs, and the other inputs are control, the forward and inverse outputs of the switches are connected to other inputs of the comparison circuit and the information and outputs of the device. Each switch contains a multiplexer, a NOT element, and a NEVRAV NONCACTION element, one of the inputs of which is combined and one of the switch inputs, another input of the first element UeHTa is connected to the output of the multiplexer and the input of the NO element whose output is connected to another input The second element is UNCHARTER, the multiplexer inputs are the other inputs of the switch, the outputs of which are the outputs of the UNEQUALITY elements. FIG. 1 shows a functional diagram of the proposed device; in fig. 2 is a functional block diagram of the switch for an example of a three-bit address count, the most preferred embodiment. The proposed device contains (Fig. 1) control block 1, address counter 2, switches intended for switching the address code bits, and comparison circuit 4. FIG. Figure 1 also shows the monitored memory block 5, and also indicates the control inputs 6 and 7 of the switches, the output 8 of the comparison circuit, the outputs of the address counter, the information outputs and the device inputs connected respectively to the input and output bits of the memory block. Each switchboard contains (fig. 2) multiplexer 12, elements NOT 13 and elements UNEMBLE 14. The device works as follows. The control unit 1 (Fig. 1) sets the address counter to the sequential access mode to all addresses of the monitored memory block 5, the address inputs of which are connected to the outputs 9 of the counter 2. In addition, from the outputs 9 of the counter 2, the address code is received. the inputs of each of the switches. The permission to pass the address code is fed to the control input B of the corresponding from switches 3-1-3, from the output of the control unit. In the first cycle of recording, the first digit of the address code is recorded at all addresses of the first bit of the memory block 5, all the addresses of the second digit of the second digit of the address code, etc. are recorded. At all addresses of the nth digit of the address code, and at all addresses of the (n + 1) th record, the inverse first code of the address is written; .d., at all addresses of the tth digit (where m 2n) is the inverse of the nth row of the address code. This is followed by a read cycle over the entire volume of the memory block. Information from the output bit busses of the monitored memory block 5 is fed to the inputs 11 of the comparison circuit 4, to the second inputs of which is fed to compare information (reference) from the outputs of the corresponding switches (Fig. 1. If the read and reference information do not match, output 8 of the circuit 4 comparisons are received in control unit 1, where a failure or failure is recorded. If the control unit coincides, the control unit 1 performs the next write cycle. Such writing and reading with comparison reveals an off-impact between the bits of the test block. memory 5, since the information at the output of any bit will be inverse with respect to the information at the outputs of all other bits. In subsequent read write cycles with comparison, unit 1 (Fig. 1) outputs to the control input 6 of the corresponding switch 3 - 3 permission to pass the output of the address code to the output of this switch, where i 1, 2, ..... pi increases by one in each new cycle. and readout with control of direct and inverse second bit of code ad ENA, the third cycle - the forward and inverse third bit of the address code in the n-th cycle - the forward and inverse n-th bit of the address code; the output of the second switch 3 to 2 into the second, third, ..., nth write and read cycles passes through the direct and inverse, third, fourth, respectively. . . i, the first digit of the address code, etc. Then, all n write and read cycles are repeated with a comparison for the same address code bits, but with the inverse value of the control signal at inputs 7. In this case, inverse from the switch outputs to the output bits of the memory block 5 and from the inverse outputs, direct, as compared with the first n write cycles, the values of the address code bits. Consequently, during 2n write cycles, the right and inverse sequence of codes corresponding to the change of all bits of the address code are recorded in the storage elements of each bit of memory block 5. Such a test program reveals the mutual influence of the storage elements of block 5 within each bit, since each bit of the inactive element, at least once during such a check, stores information that is inverse with respect to the information stored in all other bit storage elements. Thus, the proposed control device forms a test program that performs a complete functional check of memory block 5, the duration of which is proportional to the number of addresses. FIG. Figure 2 shows the specific implementation of switches for address code bits for p 3 and m b. The switches of the bits of the address code contain the multiplexer: 12 from n to 1, the elements 13 NOT, the elements 14 UNINQUAL. Switches (Fig. 2) work as follows. In the first write-and-read cycle with control, the control signal 6 enables the passage to the outputs of the multiplexers of the first, second, and third bits of the address code, respectively. The direct and inverted elements NOT the values of the address code bits are fed to the corresponding inputs of the elements, UNEQUALITY, to the input 7 of which a control signal is received, having a logical state O, and their outputs are passed to the direct and inverse values of the address code bits, which then arrive at the corresponding information output (fig. 1) of the device. In the second cycle of writing and reading with the control, the control signal 6 (fig. 2) allows the multiplexes to pass to the outputs (and therefore, to the inputs of the elements corresponding to Actually, the second, third and first bits of the address code, and the third cycle, respectively, of the third, first and second bits of the address code. Then these three cycles of writing and reading are repeated, but the input of 7 elements (, UNABILITY) a signal having a state of logical 1, and their outputs receive inverse, with respect to the first three write and read cycles, the values of the first, second and third bits of the address code. The feasibility of the proposed device lies in its faster response time compared to the prototype. Claim 1. A device for monitoring memory blocks containing an address counter, a comparison circuit and a control unit, wherein the control input and output of the address counter are connected to the output and one of the inputs of the control unit, the other inputs of which are connected to the outputs of the comparison circuit, the output of the counter addresses and one of the inputs of the comparison circuit are, respectively, address outputs and device inputs, which is different from the fact that, in order to improve device performance, it contains switches in the number of address code bits, some From the inputs of which are connected to the outputs of the address counter, and the other inputs are control, the forward and inverse outputs of the switches are connected to other inputs of the comparison circuit and are information outputs of the device. 2. The device according to claim 1, wherein it is each switch that contains a multiplexer, a NOT element, and UNKNOWLESS elements, one of the inputs of which are integrated and one of the inputs of the switch, the other input of the first element of UNKNOWNABILITY is connected to - the output of the multiplexer and the input of the element NOT, the output of which is connected to another input of the second element of UNIMKNESS, the inputs of the multiplexer are other inputs of the switch, the outputs of which are the outputs of the elements of UNIMKNESS. Sources of information taken into account during the examination 1. USSR author's certificate No. 526954, cl. G 11 C 29/00, 1975.
2.Авторское свидетельство gCCP № 615546, кл. G 11 С 29/00, 1976 (прототип).2. The author's certificate gCCP № 615546, cl. G 11 C 29/00, 1976 (prototype).
---
f-fff-ff
5five
7К /7K /
f f
10, /410, / 4
//
lOfT,lOfT,