Изобретение относитс к вычислитель ной технике, в частности к запоминающи устройствам. Известно устройство дл контрол опе ративной пам ти, содержащее блок формировани тестовых последовательностей блок управлени , адресный блок, блок подключени матриц, блок , блок обнаружени неисправностей, регистры, блок местаюго управлени , схему сравнени , элементы И и элемент НЕ Cl J Недостатком устройства вл етс сложность, обусловленна применением формирователей тестовых последовательностей , требующих большого объема оборудовани . Наиболее близкой к предлагаемой по технической сущности вл етс система дл проверки запоминающего устройства, содержаща счетчик, первую и вторую группы элементов И, элемент НЕ, группу элементов ИЛИ, блок сравнени . К системе подключаетс провер емый блок пам ти. В этой системе источниками тестовой Ш1фор,4ации, записываемой в блок пам ти, $юл ютс младшие разр ды счетчика , выходы которого вл ютс адресны ми входами блока пам ти С 2 . Однако така система характеризуетс невысокой достоверностью контрол , поскольку динамические качества адресного кода формировани теста слишком ограни чены из-за различной скорости смены информации в разных разр дах блока пам ти . 11ель изобретени - повышение точнос ти контрол . Поставленна цель достигаетс тем, что в запоминающее устройство с самоконтролем , содержащее накопитель, информационные выходы которого подключе ны к одним информационным входам блока сравнени и вл ютс информационным выходами устройства, блока сравнени 5шл етс управл ющим выходом устройства, адресные входы накопител подключены к выходам первой и второй группы счетчика, тактовый вход которого подключен к первому управл5оощему входу накопител и вл етс первым управл ющим входом устройства, информационные ВХОД1Ы накопител подключены к выходам элементов ИЛИ, одни входы которых подключены к выходам первых элементов И, другие - к выходам вторых элементов И, одни входы которьк вл ют с шй{юрмационными входами устройства, , другие подключены к выходу элемента НЕ, вход которого подключен к одним входам первых- элеМЬнтов И и вл етс вторым управл ющим входом устройства, дополнительно содержит коммутаторы и элемент ЗАПРЕТ| выход которого подключен к второму управл ющему входу накопител , первый вход элемента ЗАПРЕТ вл етс третьим управл ющим входом устройства , второй вход элемента ЗАПРЕТ подключен к соответствующему выходу счетчика , информационные входы коммутатора подключены к соответствующим выходам первой группы счетчика, управл ющие входы коммутаторов подключены к выходам второй группы счетчика, выходы коммутаторов подключены к другим входам блока сравнени , управл ющий вход которого подключен к второму входу элемента ЗАПРЕТ. На чертеже приведена функциональна схема предлагаемого устройства. Устройство содержит счетчик 1, служащий дл задани кодов адресов провер емого блока 2 пам ти, блок 3 сравнени , элемент НЕ 4, первую группу элементов И 5, вторую группу элементов И 6, управл ющий вход 7 (вход синхронизации ) устройства, управл ющий вход 8 устройства, m младших разр дов 9 счетчика 1, информационные входь Ю устройства, информационные выходы 11 устройства, группу элементов ИЛИ 12, коммутаторы 13, управл ющий вход 14 (Запись-считывание) устройства, Q старших разр дов 15 счетчика, элемент ЗАПРЕТ 16. Вход 8 и перва 5 и втора 6 группы элементов И устройства предназначены дл подключени к информационным входам блока 2 пам ти либо младших m разр дов счетчика 1 (через коммутатором 13), либо входных шин 10 устройства при работе от внешнего источника тестовой последовательности. Устройство работает следующим образом .. На входе 8 устройства устанавливает с высокий уровень сигнала. Счетчик 1 обнул етс (цепи обнулени условно не показаны ). На выходах 15 счетчика 1 присутствуют низкие уровни сигналов. Информационные входы коммутаторов 13 подключены к гп младшим разр дам счетчика 1 таким образом, что выход каждого из m разр дов счетчика 1 скоммутирован с выходом только одного (любого) коммутатора . По входной шине 7 поступают импульсы синхронизации, при этом через элеент ЗАПРЕТ 16 разрешено прохождениеThis invention relates to a computing technique, in particular, to memory devices. A device for monitoring an operative memory is known, comprising a test sequence generating unit, a control unit, an address block, a matrix connection unit, a block, a fault detection unit, registers, a control unit, a comparison circuit, AND elements and a HE Cl element. complexity due to the use of test sequence formers requiring a large amount of equipment. Closest to the proposed technical entity is a system for checking the storage device, containing a counter, first and second groups of elements AND, an element NOT, a group of elements OR, a comparison unit. A checkable memory block is connected to the system. In this system, the sources of the test block, which is written to the memory block, are the lowest bits of the counter, the outputs of which are the address inputs of the memory block C 2. However, such a system is characterized by a low reliability of control, since the dynamic qualities of the address code of test formation are too limited due to the different rate of change of information in different bits of the memory block. 11el of the invention - improving the accuracy of control This goal is achieved by the fact that in a self-monitoring memory device containing a drive, whose information outputs are connected to one information input of the comparison unit and are information output of the device, the comparison block 5 is connected to the control output of the device, the address inputs of the storage device are connected to the outputs of the first and the second group of the counter, the clock input of which is connected to the first control input of the accumulator and is the first control input of the device, the information INPUTS of the accumulator connected to the outputs of the elements OR, some of the inputs of which are connected to the outputs of the first AND elements, others to the outputs of the second AND elements, some of which are inputs of the device, while others are connected to the output of the NOT element whose input is connected to the same inputs The first elements And is the second control input of the device, additionally contains switches and the element BAN | the output of which is connected to the second control input of the accumulator, the first input of the BAN element is the third control input of the device, the second input of the BAN element is connected to the corresponding output of the counter, the information inputs of the switch are connected to the corresponding outputs of the first group of the counter, the control inputs of the switches are connected to the outputs The second group of the counter, the outputs of the switches are connected to other inputs of the comparison unit, the control input of which is connected to the second input of the BAN element. The drawing shows a functional diagram of the proposed device. The device contains a counter 1 that serves to set the address codes of the checked memory block 2, the comparison block 3, the HE element 4, the first group of elements AND 5, the second group of elements AND 6, the control input 7 (synchronization input) of the device, the control input 8 devices, m lower bits 9 of counter 1, information inputs of the device, information outputs 11 of the device, a group of elements OR 12, switches 13, control input 14 (Write-read) of the device, Q older bits 15 of the counter, the element BAN 16 Input 8 and first 5 and second 6 groups of elements And the devices are intended for connection to the data inputs of the memory unit 2 or younger m bits of the counter 1 (via switch 13) or the input bus bars 10 of the device during operation from the external source of the test sequence. The device works as follows. At the input 8 the device sets with a high signal level. Counter 1 is zeroed (zeroes conditionally not shown). At the outputs of 15 counter 1 there are low levels of signals. The information inputs of the switches 13 are connected to the rp low bits of counter 1 so that the output of each of the m bits of counter 1 is connected to the output of only one (any) switch. On the input bus 7 receives synchronization pulses, while through the element BAN 16 is allowed to pass
импульсов записи на вход блока 2 пам ти Текущое значение кодов счетчика 1 поступает на адресные входы блока 2 пам ти , а на его информационные входы поступает текущее значение кодов младших m разр дов счетчика 1 через коммутаторы 13, открытую группу элементов И 6 и группу элементов ИЛИ 12. Происходит рабочий цикл записи информации в блок 2 пам ти. Через 2 адреса происходит изменение кода на выходах 15 счетчика 1 и к каждому Ш1фо1 1ацнш ному входу блока 2 пам ти коммутаторы 13 подключают другие разр да c4eT4iqcai 1. Таким образом, в каждый разр д 2 пам ти в различных циклах (шгательностью 2 периодов синхрочастоты) записываетс информаци с различных младших разр дов счетчика 1, чем достигаетс выравнивание скорости смены ии- формации в разных разр дах блока 2 пам т , т. е. динамические качества проверки улучшаютс . Через 2 адреса в весь блок 2 пам ти записываетс тестова информаци . Сигнал с выхода (п + 1) разр да счетчика 1 поступает на управл ющий вход элемента ЗАПРЕТ и запрещает прохождение импульсов записи на блок 2 пам ти. Одновременно разрешаетс работа блока 3 сравнени . В следующем цикле происходит считывание информации из блока 2 пам ти и сравнение с записгшной в режиме записи информацией . В случае несовпаде1Я1 записанной и считываемы информации по каким-либо адресам по вл етс сигнал Не равно на выходе устройства. Количество управл ющих щин коммутаторов Р Р2- m , :где m - количество информационных шин. Дл 16-разр дных блоков пам ти могут быть применены камиутеао 16x1 с четы1 м управл ющими входами.write pulses to the input of memory block 2 The current value of the codes of counter 1 is fed to the address inputs of memory 2, and its information inputs receive the current value of codes of the lower m bits of counter 1 through switches 13, an open group of elements AND 6 and a group of elements OR 12. There is a working cycle of recording information in memory block 2. After 2 addresses, the code changes at the outputs 15 of the counter 1 and the switches 13 connect different bits c4eT4iqcai 1 to the each input of the block 2 of the memory 2. Thus, in each bit 2 memories in different cycles (duration of 2 clock periods) information is recorded from various lower bits of counter 1, thereby achieving alignment of the information change rate in different bits of memory block 2, i.e., the dynamic qualities of the check are improved. Through 2 addresses, test information is recorded in the entire memory block 2. The signal from the output (n + 1) of the discharge of counter 1 is fed to the control input of the BANNER element and prohibits the passage of write pulses to memory block 2. Simultaneously, the operation of the unit 3 is permitted. In the next cycle, information is read from memory block 2 and compared with recorded information in recording mode. In the event of a mismatch of recorded and readable information at any addresses, a signal Not equal at the output of the device appears. The number of controllers of switches Р Р2- m,: where m is the number of information buses. For 16-bit memory blocks, a 16x1 camioteao with four control inputs can be used.
Таким офазом, введение в предлагавмое устрс ство элемента ЗЛПРЕТ и коммтаторов позвол ет существенно повысить достове шость ксжтрсл за счет вырашш ,вани скорости смеиы инфо1 |1ации в разг ных разр дах провер емого блока пам ти.Thus, the introduction of the ZLPRET element and the commutator into the proposed device allows to significantly increase the reliability of the xsvsl by increasing the speed of the info information mix in the digits of the tested memory block.