SU942004A1 - Цифровой преобразователь координат - Google Patents

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в качестве автономного устройства дл  преобразовани  координат либо в составе вачислител  при решении различного рода специальных задач.

Известен преобразователь координат , предназначенный дл  преобразовани  первого и второго двоичных чисел, соответствующих пр моугольным координатам, в пол рные координаты. Преобразователь вырабатывает третье двоичное число, соответствующее углу .в пол рных координатах, и содержит первый регистр дл  хранени  первого числа, второй регистр дл  хранени  второго, третий регистр дл  накоплени  разр дов, образующих третье число, схему установки положени  второго разр да третьего гегнстра в заданное состо ние пам ть, запрограммированную на формирование значений синуса и косинуса, представленного двоичным числом - содержимым третьего регистра; умножитель, св занный с пам тью, первым и вторым регистрами, и обеспечивающий перемножение содержимого второго регистра на косинус указанного угла с целью

формировани  первого произведени  и содержимого первого регистра на синус указанного угла с целью формировани  второго произведени , схему, определ ющую, что одно произведение больше другогб, и схему дл  изменени  указанного логического состо ни  второго разр да третьего регистра, если одно из произведений больше 1,

К недостаткам известного преобразовател  следует отнести его сложность , обусловленную программным способом формировсши  значений- синуса и косинуса, выполнением операции умножени  с параллельными двоичными кодами, наличие итерационного процесса , на i-OM шаге которого определ ютс  -Значени  1-го разр да угла, требующее повторени  операций кгикдого цикла, что привод1Л к значительным затратам времен  при преобразовании пр моугольных координат в пол рные.

Наиболее близким по технической сущности к предлагаемому  вл етс  преобразователь, содержащий первый и второй суммирующие счетчики, генератор импульсов, подключенный через ключ к первому счетчику аргумента (фазы), первый и второй блоки. умножени , цифровой генератор, первым выходом соединенный с блоком управ.чени , выходом подключенного ко второму входу ключа 2. Недостатками указанного преобразовател   вл ютс  его сложность и низкое быстродействие, обусловленные прин тым способом формировани  синусо-косинусных зависимостей на основе шифратора-дешифратора, в котором каждое значение аргумента кодируетс  в соответствующее значение функции, что приводит к значительным затратам оборудовани , а также многотактным способом определени  значени  аргумента вектора за счет итерационного процесса его уточнени . Следует отметить , что совмещение итерационного процесса с числоимпульсной обработкой переменных приводит к довольно длительному времени преобразовани  пр моугольных координат в пол рные. Цель изобретени  - повьпиение быстродействи . Поставленна  цель достигаетс  тем что в цифровой преобразователь коор динат, содержащий генератор импульсо ключ, первый аргумента, два блока умножени , два суммирующих счетчика, компаратор и блок управлени , причем выход генератора импульсов соединен с входом ключа, перрый выход которого соединен с входом перйого счетчика аргумента, первый выход компаратора соединен с nepBHjvi входом блока управлени , первый выход которого соединен с управл ющим входом ключа, введены второй счетчик аргумента, схема сравнени , коммутатор , блок пам ти и квадрантный переключатель, причем первый выход ключа соединен с первым входом первого блока умножени , второй вход которого соединен с первые входом второго блока умножени  и через блок пам ти - с выходом коммутатора управл ющий вход которого соединен с вторым выходом блока у11равлени , третий выход которого соединен с управл ющим входом компаратора, первый и второй информационные входы которого соединены соответственно с выходами первого и рторого блоков умножени , второй вход второго блока умножени  Л еди12Н с вторым выходом ктаоча и второго счетчика аргумента, выходы разр дов первого и ВТОРОГО счетчиков аргумента соединены соответственно с первым и вторым входом схемы сравнени , выход которой подключен к второму входу блока управлени , выходы старших разр дов счетчиков аргумента соединены соответственно с первьач и вторым входалш коммутатора, .второй выход компаратора подключен к информа ционному эходу квадрантного переклю чател -, два входа звана и два входа угла которого  вл ютс  входами преобразовател , третий, четвертый и п тый информационные входы компаратора  вл ютс  входами задани  начальных коо |динат преобразовател , первый, второй и третий, а также четвертый управл ющие входы квадрантного переключател   вл ютс  соответственно входами начального угла и знака начальных координат преобразовател . При этом квадрантный переключатель содержит восемь элементов И и четыре элемента ИЛИ, первые входы первого и второго элементов И соединены с первым и вторым информационными входами квадрантного переключател , первый вход знака которого соединен с первыми входами третьего, четвертого, п того и шестого элементов И и вторыми входами первого и второго элементов И, вторые входы третьего и четвертого элементов и соединены со вторым входом знака квадрантного переключател , первый информационный вход которого соединен с вторыми входами п того и шестого элементов И, выходы которых соединены с первыми входами первого и второго элементов ИЛИ,вторые входы которых соединены с выходами первого и второго элементов И соответственно, выходы первого и второго элементов ИЛИ  вл ютс  выходами квадрантного переключател , выхойы третьего и четвертого элементов И соединены с входами третьего элемента ИЛИ, выход которого и второй вход угла квадрантного переключател  соединены с выходами знака квадрантного переключател , первый и второй входы знака которого соединены соответственно с первыми и вторыми входами седьмого и восьмого элементов И, выходы которых соединены с эходс ми четвертого элемента ИЛИ, выход которого и первый вход знака квадрантного переключател  соединены с выходами угла квадрантного переключател , Кроме того, блок управлени  содержит три триггера, элемент НЕ и элемент И, причем первые входы первого и второго триггеров соединены с входами задани  режима блока управлени , вторые входы триггеров соединены соответственно с первым и вторым входами блока управлени , выходы первого и второго триггеров соединены с первым и третьим выходами блока управлени , выход первого триггера соединен с первьм входом третьего триггера, второй вход которого соединен с выходом элемента НЕ и первым входом элемента И,второй и третий входы которого соединены соответственно с инверсным выходом третьего триггера и входом тактовой частоты третьего триггера.

соединенного с тактовым входом блока управлени , вход элемента НЕ и выход, элемента И соединены сдответ .ственно с вторым входом и четвертым выходом блока управлени , -вторым выходом которого  вл ютс  выходы первого и третьего триггеров.

На фиг,1 представлена блок-схема преобразовател  координат; на фиг.2 - схема ключа; на фиг.3 схема квадрантного переключател ; на иг.4 - схемы блока управлени  и коммутатора; на фиг.5 - схема KCwmaратора;

Цифровой преобразователь координат содержит г.енератор -1 импульсов, ключ 2, счетчик 3 гфгумента, схему 4 сравнени , счетчик 5 аргумента, коммутатор 6, блок 7 управлени , блок 8 пам ти, блоки 9 и 10 умножени , компаратор 11, квадрантный переключатель 12 и суммирующие счетчики 13 и 14. Ключ 2 содержит элементы И15-18 и элемент .ИЛИ 19.Счетчики 3 и 5 аргумента содержат по два последовательно соединенных счетчика 20, 21   22, 23 соответственно . Блок 7 управлени  содержит триггер 24, элемент НЕ 25, триггеры 26 и 27 и элемент И 28. Коммутатор содержит элементы И 29-32 и элемент ИЛИ 33. Компаратор 11 содержит элемент ИЛИ 34, элементы И 35 и 36 регистр 37, сумматор 38, элемент ИЛИ 39, элементы И 40-45. Квадрантный переключатель 12 содержит элементы И 46-49, элементы ИЛИ 50-51, элементы И 52-55, элементы ИЛИ 56 и 57.

Изобретение позвол ет рииить две задачи преобразовани  координат: определение составл ющих X,Y вектора , заданного модулем f и аргументом Чд по выражени м

4o-lf

(1)

X po cos

Y P(, sin 5гг,

(2)

и построение вектора (|),Ч) по составл ющим Х, YQ в соответствии с выражени ми

(3)

+ YrtSin

ocos 2П+Т

О Ygcos | - , (4)

где Рр о исходные значени  модул  и аргумента вектора, заданные двоичными кодами; XO,YQ - составл ющие вектора, представленные также в виде двоичных кодов; X,Y,p,4 - искомые величины, .

В каждом из выражений (1), (2), (3) и (4) воспроизведение синусной и косинусной зависимостей осуществл етс  путем последовательного развер- тывани  ломаных кривых

2 W a -s4n- l ,если ffi/o (5)

Z,(.S.)-l-COS- , ПРИ

(6)

f

где 1;

2 2j7/2;

- число-импульсный аргумент. При развертывании.функций формируютс  число-импульсные кода z («Aj и ), значени  которых могут быть определены по аппроксимирующим

зависимост м как

U -if

0 к

1,(,)

г D

2,(.j.pA2.vЬО

,1,2... - номера узлов аппроксимации; 2 Ч,-ц.-Ч,- - чиг равномерного

двоичного разбиени  аргумента;

иZ - двоичные коды приращений функции, между узлами

k Ent

F

г Ent - (Ent - цела  часть),

Развертывание аппроксимирующих кривых (5) и (6) происходит следуюим образом.

При поступлении на счетчик 3 аргумента частоты FQ в нем линейно разворачиваетс  код аргумента 1 и сравниваетс  с дополнительным кодом ( )д кода Чд, занесенного предварительно во второй счетчик 5 аргумента .

Использование дл  сравнени  дополнительного кода (ipfl ) обусловлено особенностью реализации (4) и

приводит к тому, что сначала формируетс  а затем Z(%.} .

Старшие разр ды . развертываемого кода через коммутатор 6 управл ют выбором из блока 8 пам ти кодов

приращений Z , которые умножаютс  в блоке 9 умножени  на Fg. В качестве блока умножени  используетс  двоичный умножитель, на выходе которого формируетс  частота F.

1ft , пропорциональна  наклону функции на i-OM участке. В момент равенства 4 которое фиксируетс  схемой 4 сравнени , развертывание Zo(f) заканчиваетс . Легко

Claims (2)

1. показать, что число импульсов на . выходе блока умножени  к этому моменту времени равно Z((4g).. Действительно, дл  развертывани аргумента Ч на казвдом участке, от i до Ч необходимо 2 импульсов, что соответствует времени 2 /PQ . Количество импуль сов на выходе блока умножени  при этом равно , N-rF, .С ie а дл  г участков М Ь N. p.AZ . i-O 1:0 На последнем участке Г - --F:;- и поэтому p-f %-%) Таким Образом, обща  сумма Г . , Формирование- 2(40) осуществл ет с  после сравнени  Ч и (Ч )д.ц. при дальнейшем развертывании (Ч ) . В это случае выбор приращений а2.из блок пам ти осуществл етс  по обратным кодам ( )Q( , что соответствует на лонам функции 2(4). . Получение 2(4с,) и Zrj( %) в вид число-импульсных кодов позврл ёт вы полнить необходимые в (1), (2), (3 и (4) операции умножени  путем сло жени  соответствующего сомножител  XQ, YP или PQ с приходом каждого импульса одного из число-импульсны кодов 2(Чо), 2(). Этот принцип умножени  реализуетс  на цифровом компараторе 11, представл ющем соб накапливающий сумматор параллельного действи , который при решении задачи пр мого преобразовани  коор динат по (1) и (2), работает как накапливающий сумматор, а при обратном преобразовании выполн ет функции цифрового компаратора, т.е устройства, в .котором осуществл ет вычитание одного кода из другого и накопление получающейс  при этом разности, знак которой определ ет работу устройства в этом режиме. В этом случае в блоке 11 происходит как бы сравнение сумм поступающих кодов. При работе преобразовател  коор динат в режиме определени  ортогональных составл ющих X и Y вектора (режим А) блок 7 управлени  обеспе чивает прохождение с генератора 1 через ключ 2 имп ульсов опорной час тоты FJJ на первый счетчик 3 аргумента и блок 9 умножени , слохсени пр мых кодов вектора в цифровом компараторе 11, имеющем и разр дов До момента сравнени  кодов и (Ч ) код РО заноситс  в него ZQ,(VO) раз. При этом количество импульсов переполнени  на его выходе.равно N - (fo}-fc , JN-, - 2 где m - разр дность цифрового компаратора 12. Заменив ) в (9) вьфажением (8), получим W-o-Ji N . cos трг (10) В момент по влени  импульса со схемы 4 сравнени  цифровой компаратор 11 блоком управлени  устанавливаетс  в О и Ро снова суммируетс  в нем в процессе последующей развертки теперь уже 2(4) раз. Количество импульсов переполнени цифрового компаратора 11 в этом случае равно N. ,.. (11) 1 Заменив в (11) Z(4o) выражением ( 7) , получимin .jr N,2.p, (12) Знаки приближенного равенства в (10) и (12) обусловлены погрешностью кусочно-линейной аппроксимации функции sin Ч , величина которой определ етс  количеством участков аппроксимации . Распределение импульсов переполнени  цифрового компаратора 11 в суммирующие счетчики 13 и 14, где накапливаютс  X и Y, а также формирование знаков sign X и sign Y осуществл етс  с помоцью квадрантного переключател  12, управл емого кодом номера квадранта в соответствии с логическими выражени ми X , ,. Q, Y Nrj. Q.VN , .sign X , sign У Q,j, где Q и Qo - состо ние соответственно младшего и старшего разр дов кода Ъ.о Следует отметить, что врем  вычислени  X и У определ етс  общим временем развертывани  Ч в счетчике 3 аргумента, которое равно Г . При решении второй задачи (режим В) - построение вектора по составл ющим Хд и Y,- сначала определ етс  его аргумент по соотношению (4), затем модуль f в соответствии с (3), В этом режиме осуществл етс  поочередное развертывание аргумента Ч в счетчике 3 и Чп в счетчике 5 и соответственно этому формирование число-импульсных Jcoдoв функций Z-I (Ч2) S выходе блока 9 умножени , Z(()9 , на выходе блока 10 умножени , а также сравнение пр мого кода / с дополнительным кодом (f( по схеме 4 сравнени . Очередность развертыван Ч и VQ определ етс  знаком накапливающего; сумматора, работсшхцего теперь в режиме компаратора, к содержимому которого щ ибавл етс  код YQ импульсами Z(j(4q) и вычитаетс  него код XQ импульс ами Z(%). В соответствии со знаком цифрового компаратора 11 блок 7 управлени  п ключает опорную частоту F через к 2 либо на входе счетчика 3 и блока умножени ,, либо на входы счетчика 5 и блока 10 умножени , осуществл  через коммутатор 6 коммутацию стар ших разр дов ()-, и (), кодов tf и 4fi дл  выбора соответствующих пр ращений л Z| из блока 8 пам ти. В начале развертки точка, соот1 if.-s ветствующа  значению -X(,sin определ ет по вление единицы (мину са) в знаковом разр де цифрового компаратора 11. в этот момент заканчиваетс  развертывание f и нач наетс  развертывание fi и функции i. -Ti г n 1. j до точки, котора  соответствует по  влению нул  (плюса) в знаковом ра р де цифрового компаратора 11. Зат . снова продолжаетс  развертка f , после чего.осуществл етс  переход к Ч , и т.д. Развертывание Ч и Vij заканчиваетс  в момент равенства кодов () (14 по сигналу со схемы 4 сравнени . Этот момент соответствует равенств так как состо ние цифрового компаратора 11 в процессе развертки под держиваетс  равным нулю. Из услови  (14) и соотношени  (%)АК 2 1 видно, что Ч,Г-Ч, . Заменив в (15) выражением (16), получим /п -. . пи Таким образом, значение кода в счетчике 3 аргумента в момент ср нени  Ч. с ()д|  вл етс  искомым аргументом вектора. Врем  вычислени  Ч определ етс  общим временем развертки и . -%/Рс,) номера квадранта V при вычислении Ч формируетс  квадрантным переключателем 12 по знакам X и Y в соответствии с логическими выра- |жени ми . Q(sign Ко) Л (sign ) VTsIglTx (sign YO), Q« sign YO, где Q и Qq состо ни  младшего и старшего разр дов кода sign X 15; ° если Хд О, ГО, ейли Y sign У если YO 0. Процесс ..определени  значени  f по выражению (3) аналогичен преобразованию координат в первом режиме. Отличие лишь в том, что вместо кода f на входа цифрового компаратора 11 подаютс  коды Хд и YQ. Производитс  развертка кода Ч от О до.2 в счетчике 3 аргумента и сравнение его с вычисленным значением у , поступающим на схему сравнени  из счетчика 5. При этом до момента сравнени  С и Чо импульсами число-импульсного кода Z (Ч) осуществл етс  суммирование в цифровом компараторе 11 кода YO, а после сравнени  импульсами Z(j(4) - суммирование кеда XQ. №«1ульсы переполнени  цифрового компаратора, общее количество которых равно УрХИ ) .пл mifm - 4-jr/i +XoCOSf.)r/r p, подсчитываютс  в счетчике -14 результата . Рассмотрим работу устройства по режимам. Б режиме А (вычисление составл ющих по модулю и аргументу) триггер 24 блока 7 управлени  устанавливаетс  в единичное состо ние и разрешает прохождение опорной частоты Fg с генератора 1 через схемы И 15 и ИЛИ 19 ключа 2 на счетчик 3 аргумента и блок 9 умножени . Единичный потенциал триггера 24 подаетс  также на первые входы триггера 27, вторые его входы подключены через элемент НЕ 25 к выходу схемы 4 сравнени , котора  при неравенстве сравниваемых кодов имеет на выходе единичный потенциал . Таким образом, триггер 27 не измен ет своего состо ни  (за счет нулевого потенциала на 3-х входах) несмотр  на то, что на его счетный вход подае сй синхрочастота FO. Нулевым потенциалом с пр мого выхода триггер 27 в режиме А подключает через коммутатор б кодов к блоку 8 пам ти пр мой код старших разр дов счетчика 3 аргумента, а. также управл ет распределением число-импульсных кодов N.{,. в два канала через схемы И 42 и 43. в цифровом компараторе 11 tia вход накапливающего сумматора 38 и регистра 37 цифрового компаратора через группы схем И 44. Врем / необходимое дл  вьнислени If , определ етс  разр дностью исходных КОДОВ iNxo и. NYO количеством шагов в , тактовой частотой F0 и может быть найдено по выражению Ф .(NXO+ tJyo) г . Таким образом, при одинаковой тактовой частоте и разр дности исходных величин врем  при вычислении / с помощью прототипа 6 в раз больше , чем с помощыо предлагаемого устройства . Упрощение предлагаемого устройств по сравнению с прототипом достигаетс  за счет уменьшени  объема посто нной пам ти, где хран тс  только коды приращений Д Z . Дешифратор-шифратор прототипа предполагает в адачу кодов функции sin 1/, соответствующих каждому значению Ч , в диапазоне от О до 2. Затраты оборудовани  в этом случае значительно больше, чем в предлагаемом устройстве. Так, дл  п 13,16 узлов аппроксимации и Требуемой точности преобразовани  сЛ 0,1% в блоке 8 пам ти, предлагаемого устройства необходимо хранить 16 значений приращений Л2 а в прототипе - около 2 . Таким образом, изобретение позвол ет улучшить технико-экономические показатели преобразовател  координат за счет сокращени  оборудовани  примерно на 15-20% и увеличени  быстродействи  в несколько раз. Формула изобретени  1. Цифровой преобразователь координат , содержащий генератор импульсов , ключ, первый счетчик аргумента два блока умножени , два суммирующих счетчика, компаратор и блок управле ни , причем выход генератора импуль сов соединен с входсм ключа, первый вьисод которого соединен с входом первого счетчика , первый выход компаратора соединен с первым входом блок.а управлени , первый выход которого соединен с управл киим входом ключа, отличающийс   тем, что, с целью увеличени  быстродействи , в него введены второй счетчик аргумента, схема сравнени , коммутатор, блок пам ти и квадрантный переключатель, причем первый выход ключа соединен с первым входом первого блока умножени ,второй вход которого соединен с первым .входом второго блока умножени  и через блок пам ти - с выходом, коммутатора , управл ющий вход которого соединен с вторым выходом блока управлени , третий выход которого соединен с управл ющим входом компаратора , первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков умножени , второй вход второго блока умножени  соединен с вторым выходом ключа и входом второго счетчика аргумента, выходы разр дов первого и второго счетчиков аргумента соединены соответственно с первым и вторым входом схемы сравнени , выход которой подключен к второму входу блока управлени , выходы старших разр дов счетчиков аргумента соединены соответственно с первым и вторым входами коммутатора, второй компаратора подключен к информационному входу квадрантного переключател , два входа знака и два входа угла которого  вл ютс  входами преобразовател , третий, четвертый и п тый инфор  ационнье входы компаратора  вл ютс  входами задани  начальных координат преобразовател , первый, второй и третий, а также четвертый управл ющие входы квадрантного переключател   вл ютс  соответственно входами начального угла и знака начальных координат преобразовател . 2, Преобразователь по п. 1, отличающийс  тем, что квадрантный переключатель содержит восемь элементов И и четыре элемента ИЛИ, первЬое входы первого и второго элементов И соединены с первым и вторым информационными входами квадрантного переключател , первый вход знака которого соединен с первыми входами третьего, четвертого, п того и шестого элементов И и вторыми входами первого и второго элементов И, вторые входы третьего и четвертого элементов И соединены со вторым входом знака квадрантного переключател , первый информационный вход которого соединен с вторыми входами п того и шестого элементов И, выходы которых соединены с первьзми входами первого и второго элементов ИЛИ,вторые входы которых соединены с. выходами первого и второго элементов И соответственно,выходы первого и второго элементов:ИЛИ  вл ютс  вы ,ходб№4И квадрантного переключател , 1ВЫХОДЫ третьего и четвертого элементрв И соединены с выходами третьего элемента ИЛИ, выход которого и второй вход угла квадрантного переключател  соединены с выходами знака квадрантного переключател , первый и вгорой входы знака которого соеди наны соответственно с первыми и вто рыми входами седьмого и восьмого элементов И, выходы которых соединены с входами четвертого элемента ИЛИ, выход которого и первый вход .знака квадрантного переключател  соединены с выходами угла квадрантного переключател . 3. Преобразователь по п. 1, о тличающийс  тем, что блок управлени  содержит три триггера, элемент НЕ и элемент И, причем первые входы первого и второго триггеров соединены с входами задани  режима блока управлени , вторые входы триггеров соединены соответственно с первым и вторым входами блока управлени , выходы первого и второго триггеров соединены с перлым и третьим выходами блока управлени , выход первого триггера соединен с первым входом третьего триггера, второй вход которого соединен с выходом элемента НЕ и первым входом элемента И, второй и третий входы которого соединеньа соответственно с инверсным выходом третьего триггера и входом тактовой частоты третьего триггера, соединенного с тактовым входом блока управлени , вход элемента НЕ и выход элемента И соединены соответственно с вторым входом и четвертым выходом блока управлени , вторым выходом которого  вл ютс  выходы первого и третьего триггеров. Источники информации, прин тые во внимание при экспертизе 1. Патент США 3952187, кл. 235-152, опублик. 1976.
2. 2. Авторское свидетельство СССР 453690, кл. G 06 F 7/38, 1974 (прототип).

   А В (р I

   Г

   .X-

   лЭ1

   з1Ь

    

   SlynYo SiifnXa