(5) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(5) STORAGE DEVICE
Изобретение относитс к вычислительной технике и Может быть использовано при обмене информацией в многопроцессорных вычислительных системах . Известно многоканальное запоМинаЮ1Дее устройство, представл ющее многофункциональное запоминающее уст ройство дл многоканального пересчета единичных приращений с пространствен ным делением нескольких каналр записи , содержащее чейки пам ти с элементами пам ти на ферритовых сердечниках , формирователи сигналов по адресным , разр дным и установочным шинам, усилители считывани , триггеры переноса., которые хран т перед записью поступившие по каналам записи сигналы, схемы управлени суммированием во всех чейках пам ти fl. Недостатками этого устройства в.л етс запоминание информации в виде единичных приращений, что находит сравнительно малое применение и невоз можность одновременного считывани информации из чеек запоминающего ус тройства с различными адресами. Наиболее близким по технической сущности к предлагаемому вл етс запоминающее устройство, содержащее регистр -адреса записи, первые входа которого соединены с адресной шиной, регистр записи числа, первые входы ко-торого соединеМ) с числовой шиной, регистры адреса считывани , первые входы которых соединены с адресными шинами, а выходы - с первыми входами дешифраторов считывани , выходы которых соединены с входами элементов пам ти накопител и первыми входами элементов И-ИЛИ, выходы которых соединены с первыми входами регистров считывани числа, выходы которых соединены с числовыми шинами, выходы эле-/, ментов пам ти соединены с вторыми входами элементов И-ИЛИ, блок управ-: лени , первый вход которого соединен с шиной записи, второй - с шиной считывани , а третий - с шиной синхронизации , первый выход блока управ лени соединен с вторыми входами регистров адреса считывани , второй с вторыми входами регистров считывани числа, третий - с вторыми входами дешифраторов считывани и одними из входов элементов пам ти накопител , четвертый - с другими входами элементов пам ти и вторыми входами дешифратора записи, п тый - с вторыми входами регистра адреса записи, а ; шестой - с вторыми входами регистра записи числа . Однако запоминающее устройство не обеспечивает эффективный обмен между несколькими абонентами из-за поочередной записи их информации через один вход, что ограничивает быстродействие запоминающего устройства пр обмене информацией между несколькими абонентами. Цель изобретени - повышение быстродействи запоминающего устройства за счет организации независимог обмена между абонентами. Поставленна цель достигаетс тем что в запоминающее устройство, содер жащее регистр адреса записи, первые входы которого соединены с адресной шиной, регистр записи числа, первые входы которого соединены с числовой шиной, регистры адреса считывани , первые входы которых соединены с адресными шинами, а вь1ходы - с первыми входами дешифраторов считывани , выходы которых соединены с входами эле ментов пам ти накопител и первыми входами элементов И-ИЛИ, выходы кото рых соединены с первыми входами регистров считывани числа, выходы рых соединены с числовыми шинами, выходы элементов пам ти соединены с вторыми входами элементов И-ИЛИ, блок управлени , первый которого соединен с шиной записи, второй С шиной считывани , а третий - с шиной синхронизации, первый выход блок управлени соединен с вторыми входами регистров адреса считывани , второй - с вторыми входами регситров считывани числа, третий - с вторыми входами дешифраторов считывани и одним из входов элементов пам ти нак пител , четвертый - с другими входам элементов пам ти и вторыми входами дешифратора записи, п тый - с вторым входами регистра адреса записи, а шестой - с вторыми входами регистра кот записи числа, введены дополнительные регистры адреса записи, дополнительные регистры записи числа и дополнительные дешифраторы записи, причем одни из входов одних из элементов пам ти накопител подключены к выходам соответствующих дешифраторов записи , входы которых соединены с выходами соответсвующих регистров адреса записи, другие входы элементов пам ти накопител подключены к соответствующим выходам дополнительных регистров записи числа, а входы дополнительных регистров адреса записи и дополнительных регистров записи числа подключены к адресным и числовым шинам. На чертеже представлена структурна схема запоминающего устройства . Запоминающее устройство содержит регистры 1 адреса записи, первые входы которых соединены с адресными шинами 2, а выходы - с первыми входами дешифраторов 3 записи.Выходы каждо-го дешифратора 3 записи соединены с соответствующими входами элементов пам ти накопител , регистры 5 записи числа, первые входы которых соединены с числовой шиной 6. Выходы нсаждого регистра 5 записи числа соединены с входами всех элементов пам ти на-копител .Регистры 7 адреса считывани , первые входы которых соединены с адресными шинами 8, а выходы - с первыми входами дешифраторов 9 считывани . Выходы каждого дешифратора 9 считывани соединены с одними из входов всех элементов пам ти накопител k, а также с первыми входами соответствующих элементов И-ИЛИ 10. Вторые входы каждого элемента И-ИЛИ 10 соединены с выходами каждого элемента пам ти k. Выходы элементов И-ИЛИ 10 соединены с первыми входами регистров 11 считывани числа, выходы которых соединены с числовыми шинами 12. Блок 13 управлени , первый вход которого соединен с шиной записи, второй - с шиной 15 считывани , а третий - с шиной 16 синхронизации. Первый выход блока 13 управлени соединен с вторыми входами регистров 7 адреса считывани , второй - с вторы ми входами регистров 11 считывани числа, третий - с вторыми входами дешифраторов 9 считывани , и одним из входов элементов пам ти накопител k, четвертый - с другими входами элементов пам ти накопител 4 и вторыми вх дами дешифраторов 3 записи, п тый с вторыми входами регистров 1 адреса записи, а шестой - с вторыми входами регистров 5 записи числа. Так как за поминающее устройство имеет высокую конструктивную сложность, то изготовление таких устройств стало возмо ным только с развитием технологии больших интегральных схем. Запоминающее устройство работает в трех режимах: обмена, запоминани и смешанном. Наибольший эффект получаетс при работе в режиме обмена. Допустим нес колько абонентов одновременно хот т обмен тьс информацией. Адресные код по шине 2 поступают на входы регистров 1 адреса записи, а коды по шине 6 поступают на входы регистров записи числа. По сигналам по шинам 1 и 16 блок 13 управлени вырабатывает управл ющие сигналы, по которым работа происходит в следующей последовательности . Адресные коды занос тс в регистры 1 адреса записи, а коды чисел - в регистры 5 записи чис ла, с выхода которых коды чисел поступают на соответствующие входы элементов пам ти накопител i. С выхода каждого дешифратора 3 записивыбира атс по одному элементу пам ти накоПитал 4, т.е. выходы регистров 5 за писи числа подключаютс к выходам эл ментов пам ти накопител k в нужном абонентам соответствии по управл юще му сигналу коды чисел переписываютс в соответствующие элементы пам ти накопител Ц. В программах абонентов записано, с какими абонентами в данный момент обмениваетс каждый из них, т.е. в какие элементы пам ти не обходимо обратитьс , чтобы получить нужную информацию. С этой целью по адресным шинам 8 на входы регистров 7 адреса считывани поступают коды адресов. Затем по сигналам по шинам 15 и 16 блок 13 управлени вырабатывает управл ющие сигналы, по которым работа происходит в следующей последовательности . Адресные коды занос тс в регистры 7 адреса считывани после чего дешифрируютс в дешифраторах 9 считывани . С выхода каждого дешифратора 9 считывани выбираетс элемент пам ти накопител k, в котором находитс обмениваема информаци нужна в данный момент обратившимс абонентам. Кроме того, эти же сигналы с выхода дешифраторов 9 считывани поступают только на те входы элементов И-ИЛИ 10, которые соответствуют выбранным элементам пам ти накопител и числовой шине 12 запросившего абонента. По сигналу из блока 13 управлени коды чисел считываютс из элементов пам ти, проход т через соответствующие элементы И-ИЛИ 10, занос тс в регистры 11 считывани числа ивыдаютс по числовым шинам 12 запросившим их абонентам. Таким образом, за один цикл записи-считывани происходит обмен информацией всех абонентов . Дл обмена информацией в другом соответствии между абонентами необходимо помен ть в программе соответствие адресов по записи и по считыванию . Необходимо подчеркнуть, что така структура запоминающего устройства осуществл ет не только попарный обмен абонентов, но и одного абонента с многими абонентами. Дл этого к элементу пам ти с обменной информацией могут обратитьс по считыванию нескольких абонентов одновременно. При использовании известных запоминающих устройство дл обмена информацией между несколькими абонентами возникают очереди на доступ к пам ти - нерационально используетс машинное врем . Основным преимуществом предлагаемого устройства вл етс возможность программно-управл емого обмена информацией между несколькими абонентами одновременно. Таким образом , экономическа эффективность состоит в экономии дорогосто щего машинного времени. формула изобретени Запоминающее устройство, содержащее регистр адреса Записи, первые входы которого соединены с адресной шиной, регистр записи числа, первые входы которого соединены с числовой шиной, регистры адреса считывани , первые входы которых соединены с . адресными шинами, а выходы - с первыми входами дешифраторов считывани , выходы которых соединены с входами элементов пам ти накопител и первыми входами элементов И-ИЛИ, выходы которых соединены с первыми входами регистров считывани числа, выходы которых соединены с числовыми шинами, выходы элементов пам ти соединены с вто.ВЬ1Ми аходащ элементов И-ИЛИ,The invention relates to computing and can be used in the exchange of information in multiprocessor computing systems. Multichannel UMD1Dee is a device that represents a multifunctional storage device for multichannel recalculation of unit increments with spatial division of several recording channels containing memory cells with memory elements on ferrite cores, signal formers on address, bit and installation buses, read amplifiers, transfer triggers, which store the signals received on the recording channels before recording, summation control circuits in all cells of the memory fl. The disadvantages of this device are the storage of information in the form of single increments, which finds relatively little use and the impossibility of simultaneously reading information from cells of a memory device with different addresses. The closest in technical essence to the present invention is a memory device containing a register of write addresses, the first inputs of which are connected to the address bus, a number record register, the first inputs of which are connected to the number bus, read address registers, the first inputs of which are connected to address buses, and the outputs with the first inputs of read decoders, the outputs of which are connected to the inputs of the storage elements of the storage device and the first inputs of the AND-OR elements, the outputs of which are connected to the first inputs of registers are read The numbers whose outputs are connected to the number buses, the outputs of the memory elements of the memory elements are connected to the second inputs of the AND-OR elements, the control unit:, the first input of which is connected to the recording bus, the second to the read bus, and the third With the synchronization bus, the first output of the control unit is connected to the second inputs of the read address registers, the second to the second inputs of the number read registers, the third to the second inputs of the read decoders and one of the storage elements of the memory, the fourth to the other memory inputs and the second inputs of the write decoder, the fifth with the second inputs of the address register of the record, a; the sixth — with the second inputs of the number-writing register However, the storage device does not provide effective exchange between several subscribers due to the sequential recording of their information through one input, which limits the speed of the storage device when exchanging information between several subscribers. The purpose of the invention is to increase the speed of the storage device by organizing an independent exchange between subscribers. The goal is achieved by the fact that the memory device containing the write address register, the first inputs of which are connected to the address bus, the number write register, the first inputs of which are connected to the number bus, the read address registers, the first inputs of which are connected to the address bus, and the inputs - with the first inputs of read decoders, the outputs of which are connected to the inputs of the storage elements of the storage device and the first inputs of the AND-OR elements, the outputs of which are connected to the first inputs of the number reading registers, the outputs of the ryh connectors Inen with numeric buses, the outputs of the memory elements are connected to the second inputs of the AND-OR elements, the control unit, the first of which is connected to the write bus, the second With the read bus, and the third to the synchronization bus, the first output is connected to the second inputs of the address registers readout, the second with the second inputs of the number read registers, the third with the second inputs of the read decoders and one of the inputs of the memory elements of the pytel, the fourth with the other inputs of the memory elements and the second inputs of the write decoder, the fifth the second inputs of the write address register, and the sixth with the second inputs of the cat number record register, additional record address registers, additional number record registers and additional record decoders, one of the inputs of one of the storage elements of the drive are connected to the outputs of the corresponding record decoders, inputs which are connected to the outputs of the corresponding write address registers, the other inputs of the storage elements of the storage device are connected to the corresponding outputs of the additional number write registers, and the inputs additional write address registers and additional number write registers are connected to address and numeric buses. The drawing shows a block diagram of a storage device. The storage device contains the registers of the 1 write address, the first inputs of which are connected to the address buses 2, and the outputs with the first inputs of the decoders of the 3 records. The outputs of each decoder 3 records are connected to the corresponding inputs of the storage elements, the registers of the number 5, the first inputs which are connected to the numeric bus 6. The outputs of each register 5 write numbers are connected to the inputs of all memory elements on the accumulator. The registers 7 have read addresses, the first inputs of which are connected to the address buses 8, and the outputs from the first inputs mi decoders 9 readout. The outputs of each read decoder 9 are connected to one of the inputs of all memory elements of drive K, as well as with the first inputs of the corresponding AND-OR elements 10. The second inputs of each AND-OR element 10 are connected to the outputs of each memory element k. The outputs of the AND-OR elements 10 are connected to the first inputs of the number-reading registers 11, the outputs of which are connected to the number lines 12. The control unit 13, the first input of which is connected to the recording bus, the second to the read bus 15, and the third to the synchronization bus 16. The first output of the control unit 13 is connected to the second inputs of the read address registers 7, the second to the second inputs of the number reading registers 11, the third to the second inputs of the read decoders 9, and one of the inputs of the memory elements k, the fourth to the other inputs of the accumulators the memory of the accumulator 4 and the second inputs of the decoders of the 3 records, the fifth with the second inputs of the registers 1 of the recording address, and the sixth with the second inputs of the registers 5 of the number. Since the memory device has a high structural complexity, the manufacture of such devices became possible only with the development of the technology of large integrated circuits. The storage device operates in three modes: exchange, memorization and mixed. The greatest effect is obtained when working in the exchange mode. Suppose several subscribers simultaneously want to exchange information. The address code on bus 2 goes to the inputs of registers 1 of the write address, and the codes on bus 6 go to inputs of registers to write numbers. On signals from buses 1 and 16, control unit 13 generates control signals, according to which operation takes place in the following sequence. The address codes are entered into registers 1 of the write address, and the codes of numbers into registers 5 of the record, from the output of which the codes of numbers arrive at the corresponding inputs of the memory elements of accumulator i. From the output of each decoder 3, the memory of the PBX is recorded one by one memory element on the PC 4, i.e. the outputs of registers 5 recording the numbers are connected to the outputs of the memory modules of the accumulator k in the required subscribers according to the control signal; the number codes are rewritten into the corresponding memory elements of the accumulator C. In the programs of the subscribers, each of them is exchanged with which subscribers i.e. which memory elements need to be addressed in order to obtain the necessary information. For this purpose, address codes 8 are fed to the inputs of the read address registers 7 to receive address codes. Then, according to the signals on the buses 15 and 16, the control unit 13 generates control signals, according to which the operation takes place in the following sequence. The address codes are entered in the read address registers 7 and then decrypted in the read decoders 9. From the output of each read decoder 9, a storage element k is selected, in which the exchangeable information is located, which is currently needed by the subscribers. In addition, the same signals from the output of the decoders 9 of the readout arrive only at those inputs of the AND-OR elements 10 that correspond to the selected storage elements of the storage device and the numeric bus 12 of the requesting subscriber. By a signal from control unit 13, the number codes are read from the memory elements, passed through the corresponding AND-OR elements 10, entered into the number read registers 11, and are output on the number buses 12 to the subscribers requesting them. Thus, in one write-read cycle, all subscribers are exchanged. In order to exchange information in another correspondence between subscribers, it is necessary to change in the program the correspondence of addresses by writing and reading. It must be emphasized that such a storage structure does not only pairwise exchange subscribers, but also one subscriber with many subscribers. For this, the memory information element can be accessed by reading several subscribers at the same time. When using well-known storage devices for the exchange of information between several subscribers, there are queues for access to the memory — machine time is not efficiently used. The main advantage of the proposed device is the possibility of program-controlled exchange of information between several subscribers at the same time. Thus, economic efficiency consists in saving expensive machine time. Invention The memory device containing the Record Address Register, the first inputs of which are connected to the address bus, the record register of a number, the first inputs of which are connected to the number bus, the read address registers, the first inputs of which are connected to. address buses, and the outputs with the first inputs of read decoders, the outputs of which are connected to the inputs of the storage elements of the storage device and the first inputs of the AND-OR elements, the outputs of which are connected to the first inputs of the number reading registers, the outputs of which are connected to the number buses, the outputs of the memory elements connected to vto.b1mi ahodasch AND-OR elements,