SU922738A1 - Генератор случайных чисел - Google Patents

Description

1

Изобретение относитс  к вычисли тельной технике, а именно к стохастическим устройствам дл  моделировани  случайных чисел, величин и процессов, и может быть использовано в стохастических вычислительных машинах в качестве модул  дл  генерировани  потоков случайных чисел с заданными веро тностными характеристи ками и марковского случайного .процесса с конечным множеством состо ний , в автоматизированных моделирующих комплексах дл  решени  задач методом статистических испытаний и в автоматизированных системах испытани  объектов на случайные воздействи .

Известно устройство, позвол ющее формировать потоки случайных чисел с произвольными требуемыми законами распределени  и содержащее генератор равномерно распределенных случайных чисел, схему сравнени , блок пам ти , генератор тактов, специализированный дешифратор, регистр формировэ

ни  случайного числа, входные и выходные вентили tn.

Известно устройство, позвол ющее формировать случайные числа с произвольными требуемыми законами распределени , содержащее многоканальный генератор случайных импульсных потоков , схемы И, схему ИЛИ, веро тностный вентиль, регистр формировани  случайного числа, схемы И ре10 гистра, устройство формировани  адреса пам ти,- блок пам ти и генераторраспределитель тактовых импульсов 2.

Недостатком известных устройств  вл етс  низкое быстродействие, оп15 редел емое в основном временем считывани  информации из блока пам ти.

Наиболее близким к изобретению  вл етс  генератор случайных чисел, содержащий блок управлени , датчик

20 равномерно распределенных случайных чисел, схему сравнени , регистр маски , регистр числа, запоминающее устоойство и блок а-дреса на регистре имеющем младшую и старшую адреса, часть. Устройство позвол ет формировать последовательности случайных- чисел с требуемыми законами распределени , а также марковские процессы. При этом реализуетс  метод обратных функций, основанный на сравнении равномерно распределенных случайных чисел с значени ми воспроизво димой функции распределени  F(x), отыскании интервала, дл  которого FCxiOfJ fCx t), и выдаче соответствующего данному интервалу значени  х;. Устройство позвол ет модели ровать 2 различных законов распределени , где п-разр дность старшей части нэегистра адреса. Выбор закона осуществл етс  записью номера требу емого закона в старшую часть регистра адреиса. На каждом такте работы устройств выполн етс  считывание кодов из запоминающего устройства, формировани равномерно распределенного случайного числа, сравнение кодов, запись в регистр блока адреса. Наибольшие временные задержки во никают при обращении к запоминающему устройству, которое имеет емкост пор дка дес тков и сотен тыс ч байтов 3. Однако из-за конструктивных особенностей запоминающие устройства т кого объема имеют сравнительно невы сокое быстродействие, снижает быстродействие данного устройства. Цель изобретени  - повышение быс тродействи  устройства за счет орга низации двухуровневой пам ти, дл  чего на первом уровне используетс  сверхбыстродействующее запоминающее устройство сравнительно небольшого объема, а на втором - запоминающее устройство большого объема и сравнительно невысокого быстродействи . Дл  достижени  поставленной цели в генератор случайных чисел, содержащий датчик равномерно распределен ных случайных чисел, вход которого соединен с первым выходом блока управлени , а выход датчика равномерно распределенных случайных чисел соединен с первым входом блока сравнени , второй вход которого подключен к второму выходу блока управлени , а выход блока сравнени  подключен к информационному входу блока задани  адреса, управл ющий вход которого 4 соединен с третьим выходом блока управлени , а первый выход блока задани  адреса соединен с первым адресным входом первого блока пам ти, введены коммутатор, второй и третий блоки пам ти, первый адресный вход второго блока пам ти соединен с первым выходом блока задани  адреса, второй выход которого соединен с входом третьего блока пам ти, первый выход которого соединен с вторыми адресными входами первого и второго блоков пам ти, а второй выход третьего блока пам ти подключен к входу блока управлени  и управл ющим входам первого блока пам ти и коммутатора, первый информационный вход которого соединен с выходом первого блока пам ти , второй информационный вход коммутатора соединен с второго блока пам ти, а выход коммутатора соединен с вторым входом блока сравнени  , вход установки режима и вход запуска блока задани  адреса  вл ютс  соответственно первым и вторым входами устройства. Кроме того, блок задани  адреса содержит первый регистр сдвига, элемент задержки, элемент ИЛИ, второй регистр сдвига, у которого входы установки в единицу нулевого, т-го, 2т-го; ..., ( разр дов и установки в нуль остальных разр дов соединены и подключены к выходу элемента ИЛИ, вход сдвига второго регистра сдвига подключен к управл ющему входу блока задани  адреса, информационные входы младших tri разр дов  вл ютс  информационным входом блока задани  адреса , выход нулевого разр да второго регистра сдвига подключен к управл ющему входу первого регистра сдвига и к входу элемента задержки, выходы первого, второго, ..., (n-l)-ro разр дов второго регистра сдвига  вл ютс  первым выходом блока задани  адреса и подключены к информационным входам соответственно первого , второго, ...,(п-1)-го разр дов первого регистра сдвига выходы которого  вл ютс  вторым выходом блока задани  адреса, управл ющий вход второго регистра сдвига соединен с входом установки режима блока задани  адреса, вход запуска блока задани  адреса соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента задержки . Указанные изменени  привод т к увеличению быстродействи  устройства за счет организации двухуровневой пам ти, где первый уровень со тавл ют сверхбыстродействующие второе и третье запоминающие устройств cpaвниteльнo малого объема, а второй уровень - первое запоминающее устройство большого объема и сравнительно невысокого быстродействи . На фиг. 1 приведена структурна  схема генератора; на фиг. 2 - функциональна  схема блока адреса; на фиг, 3 функциональна  схема блока управлени ; на фиг. - временна  диаграмма сигналов на входе и выходах блока управлени . Генератор . содержит датчик 1 рав номерно распределенных случайных чисел, блок 2 сравнени , коммутатор 3, первый блок k пам ти, второй блок 5 пам ти, блок 6 задани  адреса , блок 7 управлени  и третий блок 8 пам ти. Блок 6 задани  адреса содержит первый регистр 9 сдвига и второй регистр 10 сдвига, элемент 11 задер ки и элемент ИЛИ 12. Блок 6 имеет вход 13 установки режима и вход 1 запуска. Блок 2 управлени  содержит элеме И 15, элемент 16 задержки, триггер 17 с установочными входами, генератор 18 импульсов и элемент 19 задер ки с двум  выходами. Рассмотрим функции, выполн емые структурными компонентами устройства . Датчик 1 формирует независимые, распределенные на интервале 0-1 слу чайные числа. Очередное число выраба тываетс  датчиком по сигналу на его входе. Коммутатор 2 выполн ет подключение к входу схемы 2 сравнени  при одиночном сигнале на управл ющем вхо де выхода блока Ц и при нулевом сигнале на управл ющем входе выхода блока 5 Блоки 5 и 8 пам ти сверхбыстродей ствующие, блок пам ти - обычное запоминающее устройство, например, на ферритовых сердечниках. Блоки и.5 пам ти имеют первые адресные входы, определ ющие адрес  чейки внутри страницы, и вторые адресные входы, определ ющие собственно адрес страницы . Блок Ц пам ти имеет также управл ющий вход, единичный сигнал на 8 6 котором разрешает работу устройства в режиме считывани . Блок 8 пам ти имеет два выхода. При считывании информации из  чеек устройства 8 п разр дов считанного кода поступают на первый выход , а (п+-1)й разр д - на второй выход блока 8. Блок 6 содержит первый п -разр дный регистр 9, второй (п+1)-разр дный регистр 10, элемент 11 задержки и элемент ИЛИ 12. Вход 13 установки режима позвол ет настраивать блок 6 либо на формирование случайных п-разр дных чисел (нулевой сигнал на входе 13) либо на формирование состо ний однородного марковского процесса, имеющего два состо ни  (единичный сигнал на входе 13). Вход 1 запуска предназначен дл  установки начального состо ни  регистра 10. Регистр 10 служит дл  формировани  случайного числа (или случайного состо ни  марковского процесса) и .имеет S-входы установки в единицу 0-го, т-го, 2т-го, ... (п-т)-го разр да, R-входы установки в нуль остальных разр дов, информационные 0-входы младших m разр дов и управл ющий С-вход сдвига в сторону старших m разр дов. В процессе моделировани  содержимое регистра 10 (разр ды 1-п ) определ ет адрес  чейки внутри страницы. Регистр 9 предназначен дл  хранени  в процессе моделировани  либо номера V. формируемого распределени  случайных чисел ix), лиЬо предыдущего состо ни  марковского процесса и имеет информационные D-BXOды 0-го, 1-го, ... (п-1)-го разр дов , управл емый С-вход занесени  информации, управл ющий V-вход разрешени  занесени  информации. В процессе моделировани  содержимое регистра 9 определ ет адрес страницы запоминающего устройства. Блок 2 сравнени  на каждом j-м такте работы устройства формирует m разр дов случайного числа в результате сравнени  по методу обратных функций равномерно распределенного случайного числа и значений дискретной условной функции распределени  F(), где значение случайного числа. сформированного на j-1 предыдущих тактах работы устройства. Блок 7 управлени  служит дл  генерировани  тактовых импульсов Y, Y, Yj, качестве примера конкретного выполнени  на фиг. 3 приведена функциональна  схема блока 7 а на фиг. Itвременные диаграммы сигналов на его входе и выходах. В момент запуска триггер 17 устанавливаетс  в единичное состо ние. Запускаютс  генератор 18, вырабатываетс  сигнал 1, поступающий на элемент 19 задержки, на выходах которого последовательно возникают сигналы Yn и Y (фиг., момент tQ-t). Если сигнал П имеет нулевое значение, то элемент И 15 закрыт, триггер 17 состо ни  не измен ет, и по очередному сигналу Y генератора 18 сигнал повтор етс . Такой цикл блока 7 будет называть быстрым Если сигнал П имеет единичное значение, тЬ импульс У. проходит через элемент И 15 на вход элемента 16 задержки и одновременно сбрасывает триггер 17. Работа генератора 18 прерываетс  (момент t , фиг. Ц} В момент t -j выходной сигнал элемента 16 задержки устанавливает триггер 17 в единичное состо ние, запус аетсЯ генератор 18, вырабатываетс  и т.д. Такой цикл называть мед лениым. Работу устройства дл  веро тностного моделировани  рассмотрим на примере генерировани  последовательности случайных чисел, распределенных на интервале 10-153. разр дности пе(, подчин ющихс  ФУНКЦИИ распределени , котора  представлена значени  ми в равноотсто щих точках квантовани  ,1б. При этом на каждом такте работы устройства формируетс  разр да чисел. На первом такте () работы устройства формируетс  код старших нулевого и первого разр дов числа, при этом используютс  значени  дискретной условной функции распределени  F(x/o)/(x), а собственно формирование выполн етс  согла но правилам О, при (0) Ч(4); . I , при ЧС), (8); 8, при Ч(8.)Л 4(12); J2, при 4(12)t| (1б)1. На втором такте (J-2) формирует- с  код второго и третьего разр до числа, пои этом используютс  значе f()..: l(ic+4)-4lX) 8 Где x x+k, ,. Так, если , то формирование х выполн етс  согласно правилам 8, при (8j/8) Э. при F( (); 10, при F( FdiVa-); In, при F(nV8K f5 F{12V8)1 Устройство может быть настроено на 2 независимых распределений f (х) или на однородный марковский процесс с 2 состо ни ми. При этом, дл  хранени  множества значений условных функций распределени  fF| (х-/х , соответствующих либо распределению Ч(х), либо k-й строке матрицы переходных веро тностей марковского процесса, отводитс  одна страница или в блоке пам ти или в блоке 5 пам ти. Загрузка выполн етс  таким образом, что в блоке 5 пам ти записываютс  значени  lF,( Л , обращение к которым в процессе моделировани  наиболее веро тно, оставшие{FjxVx - ) с  значени  И записываютс  в блоке k пам ти. Пусть блок 5 пам ти имеет четыре страницы, в запоминающее устройство -12 страниц. Пусть устройство настроено на моде; ирование 2 1б независимых распределений либо марковскоГО процесса с 1б-ю состо ни ми, причем загрузка выполнена таким образом , чТо значени  ft(x./)) дл  7. 8, 12 записаны в блок 5 пам ти , а дл  остальных - в блок Ц пам ти. При этом соответствие номера Ч адресу страницы блока 5 пам ти или блока пам ти приведено соответственно в табл. 1 и 2. Блок 8 пам ти выполн ет функции преобразовани  номера i в адрес страницы блоков k или 5 пам ти. Кажда   чейка блока 8 пам ти содержит адрес страницы блоков k иЛи 5 пам ти и признак П, единичное значение которого указывает, что ст|эаница находитс  в блоке k, а нулевое значение указывает, что страница находитс  в блоке 5. На адресный вход блока 8 пам ти с выхода блока 6 адреса поступает номер k, в результате чего из  чейки выполн етс  считывание номера страницы. Дл  случа , когда блоки i и 5 пам ти загружены согласно табл. 1 и 2, загрузка блока 8 пам ти должна соответствовать табл. 3Расположение значений F (xVx- ) внутри страницы может быть различным и определ етс  организацией бло ка 6 адреса. В предлагаемом устройстве значени  {р()j располагаютс  по адрес.ам i , определ емым по фоомуле , I где - число тактов j работы устройства дл  формировани  п-разр дного числа при моделировании на каждом такте m разр дов числа. При п и расположение значений ) внутри страницы соответствует таб,л.. Рассмотрим работу устройства при моделировании независимых последовательностей случайных чисел, подчин ющихс  функци м распределени , при этом загрузка запоминающих устройств 5 и 8 выполнена согласно табл. Ц 2 и 3 соответственно , На вход 13 установки режима блок 6 поступает нулевой сигнал, опреде л ющий режим моделировани  случайны чисел. Пусть в регистре 9 установлен номер распределени  . По сигналу, поступающему на вход запуска блока 6, в регистре 10 уста навливаетс  двоичный код 10100, содержимое младших разр дов которого (0100) передаетс  на первый выход блока 6 и  вл етс  адресом  чейки внутри страницы пам ти. Так как в р гистре 9 установлен номер (момент времени t,j на фиг. ), то из тринадцатой  чейки блока 8 пам ти выполн етс  считывание адреса страницы 9 и признака , разрешающе го считывание информации из блока Ц. Коммутатор 3 подключает выход блока 4 к информационному входу бло ка 2 сравнени , блок 7 управлени  настраиваетс  на медленный цикл, та как предполагаетс  считывание значений F (xVx ) из сравнительн медленного блока Ц пам ти. В момент времени t вырабатываетс  сигнал У по которому равномерно распределенное число поступает с выхода датчика 1 на первый информационный вхо блока 2 сравнени . Одновременно на второй информационный вход блока 2 сравнени  с выхода блока k поступаю значени  {р j()J, счи танные из  чейки с двоичным адресом 0100 дев  ТОЙ страницы 6jriOKa пам ти. По У( выполн етс  сравнение числа и значений {F ;|j ()J , в результате чего формируетс  двоичный код старших нулевого и первого разр дов случайного числа, который поступает на информационный вход блока 6. По УЛ выполн етс -сдвиг содержимого регистра 10 на разр да в сторону старших с записью в младшие , освобождаемые при сдвиге разр ды , значении в результате чего в регистре 10 устанавливаетс  двоичный код 100. К моменту времени tj из  чейки с двоичным адресом.00 дев той страницы блока Ц выполн етс  считывание значений р -Vj(xVx) . В момент tj вырабатываетс  У ,. формируетс  очередное равномерно распределеннов случайное число 5 . По У выполн етс  сравнение числа с значени ми F )|() , в результате чего формируетс  двоичный код младших разр дов случайного числа. По У выполн етс  сдвиг содержимого регистра 10, в результате чего р нем устанавливаетс  двоичный код очоЧл аЧ де qo qij. ч собственно сформированное случайное число, а сигнал с 0-го выхода регистра 10  вл етс  признаком окончани  формировани  случайного числа. Срабатывает элемент 11 задержки, с выхода которого задержанный сигнал через элемент ИЛИ 12 устанавливает в регистре начальный двоичный код 10100. Далее цикл работы устройства повтор етс . Пусть в регистре 9 установлен номер распределени  , в регистре 10 - начальный двоичный код 10100. Из восьмой  чейки блока пам ти 8 считываетс  адрес страницы 2 и признак , по которому запрещаетс  считывание информации из блока k, выход блока 5 пам ти подключаетс  коммутатором 3 к входу схемы 2 сравнени , устанавливаетс  быстрый цикл блока 7 управлени . Из  чейки с двоичным адресом 0100 второй страницы блока 5 считываютс  значени  FQ.() . По У , формируетс  равномерно распределенное число , по yiji выполн етс  сравнение изначение Рд(х VO)} и т.д. аналогично предыдушэму за исключением того, что считывание значений Pg(xVx) выполн етс  из 11 блока 5 и цикл работы блока 7 упра лени  быстрый. Рассмотрим работу устройства ,при моделировании однородных марковских процессов с 2 16 состо ни ми, при этом загрузка запоминающих устройст St 4 и 8 выполнена согласно табл. 1 2и 3 соответственно. На вход 13 установки режима блок 6 поступает единичный сигнал, определ ющий режим моделировани  случай ного марковского процесса. Пусть в регистре 9 установлено начальное состо ние процесса 7По списку, поступающему на вход 14 запуска блока 6, а регистре 10 уста навливаетс  начальный двоичный код , 10100. Из седьмой  чейки блока 8 считываетс  адрес страницы 1 и признак , по которому запрещаетс  чтение информации из запоминающего устройства Ц, выход блока 5 пам ти подключаетс  коммутатором 3к информационному входу схемы 2 сравнени , устанавливаетс  быстрый цикл блока 7 управлени . Из  чейки с двоичным адресом 0100 блока 5 счи тываютс  значени  {р7()| . Далее аналогично предыдущему вырабатываютс  сигналы У-i, XQ и У , в результате 2 циклов работы устрой ства в регистре 10 формируетс  двоЫный код ,qз..Koд Oq q qijiq  вл етс  очередным -состо нием марковского процесса. Сигнал с нулевог выхода регистра 10 поступает на С-вход регистра 9i и так как на V-входе регистра О присутствует раз решающий сигнал, то код (1Чз переписываетс  в регистр § Далее срабатывает элемент 11 задержки, си нал с выхода которого через элемент ИЛИ 12 устанавливает в регистре 10 начальный код 10100. Пусть сформированный код гв|(«5. Из п той  чейки запоминающего устройства 8 считываетс  адрес стра ницы k и признак , по которому разрешаетс  считывание информации из блока k пам ти, выход блока Ц по ключаетс  коммутатором 3 к выходу блока i сравнени , устанавливаетс  медленный режим работы блока 7. Далее аналогично предыдущему формируетс  следующее состо ние марковского процесса при условии, что считывание значений р5() выпол8 н етс  из четверти страницы устройства 4 при медленном цикле работы блока 7 Сформированное состо ние процесса переписываетс  в регистр 9 устанавливаетс  начальный код 10100 в регистре 10 и т.д. Если первый блок пам ти  вл етс  каналом многоканальной пам ти ЭВМ, то работа устройства в целом не отличаетс  от рассмотренной, за исключением того, что в  чейки блока 8 пам ти, содержащие значение признака , загружаютс  адреса областей оперативной пам ти 3BMj в которых записаны значени  {рц(), При считывании содержимого  чейки блока 8 признак поступает на вход запроса канала оперативной пам ти , в результате чего канал выдел етс  дл  работы с устройством. Из  чейки с адресами, определ емыми кодами на адресных входах канала, считываютс  значени  ). Как только признак , канал оператопкип и и п nnonaтивной пам ти освобождаетс . Перед началом моделировани  выполн етс  загрузка блока 8 в соответствии с размещением значений ) )} в оперативной пам ти ЭВМ. Ограничений на 0а сположение значений {FK(X,)5 в оперативной пам ти ЭВМ не накладываетс , что позвол ет дл  управлени  устройством использовать программы с нефиксированным расположением в оперативной пам ти ЭВМ. Таким образом, предлагаемое устройство оёладает р дом технических преимуществ перед известными, так как сочетает высокое быстродействие с эффективным использованием пам ти, что достигаетс  за счет применени  быстродействующего блока 5 пам ти дл  хранени  значений {Р,((х ) веро тность обращени  к которым в процессе моделировани  наиболее высока, и сравнительно медленного блока k пам ти дл  хранени  значений {r(xJ/Х ) дл  остальных 1. Устройство целесообразно использовать совместно с ЭВМ, при этом управление им осуществл етс  программно , а программы управлени  могут загружатьс  в любую область оперативной пам ти ЭВМ.

3922738Щ

Адрес страницы п i - 7

блока 5...

Номер k3 7 8 12

Адрес страницы блока It 0123 56789 10 12

Номер к.О12 5б910111311 15

-----. - - . -

Адрес  чейки блока 80123 56789101112131 15

..п....«..«...... .

Содержимое Номер стра чейки бло- ницы (р-ды О 1 2 О 3 5 1 2 6 7 8 3 9 10 11

ка 8 :)

l lill IIIIIIIIIIIII

Номер такта j 1 2 .2 22

Значение к ООЦ8 12

Адрес  чейки в

странице 0100000000010010ООП

Содержимое F,(xVO)} () () Р ) Рк(12)

Claims (3)

1.  чейки Формула изобретени  1. Генератор случайных чисел, содержащий датчик равномерно распределенных случайных чисел, вход которого соединен с первым выходом блока управлени ; а выход датчика равномерно распределенных случайных чисел соединен с первым входом блока сравнени , второй вход которого подключен к второму выходу блока управлени , а выход блока сравнени  подключен к информационному входу блока задани  адреса , управл ющий вход которого соеди нен с третьим выходом блока управлени , а первый выход блока задани  адреса соединен с первым адресным входом первого блока пам ти,- отличающийс  тем, что, с целью повышени  быстродействи  устройства, он содержит коммутатор, второй и третий блоки пам ти, первый адресный вход второго блока пам ти соединен с

   Таблица}

   Т а б л и ц а 2

   IТ а б Л и Ц а 3

   Таблица первым выходом блока задани  адреса, второй выход которого соединен с входом третьего блока пам ти, первый выход которого соединен с вторыми адресными входами первого и второго блоков пам ти, а втброй выход третьего блока пам ти подключен к входу блока управлени  и управл ющим входам первого блока пам ти и коммутатора , первый информационный вход которого соединен с выходом первого блока пам ти, второй информационный вход коммутатора соединен с выходом второго блока пам ти, а выход коммутатора соединен с вторымвходом блока сравнени , вход установки режима и вход запуска блока задани  адреса  вл ютс  соответственно первым и вторым входами устройства. 2. Генератор по п. 1, отличающийс  тем, что блок задани  адреса содержит первый регистр сдвига, элемент задержки, элемент ИЛИ, второй регистр сдвига входы установки в единицу нулевого, т-го, 2т-го ... (п-т)-го разр дов и установки в нуль остальных разр дов которого соединены и подключены к выхо ду элемента ИЛИ, вход сдвига второго регистра сдвига подключен к управл ющему входу блока задани  адреса, информационные входы младших m разр дов  вл ютс  информационным входом блока задани  адреса, выход нулевого разр да второго регистра сдвига подключен к управл ющему входу первого регистра сдвига и к входу элемента задержки, выходы первого, второго... (n-l)-го разр дов второго регистра сдвига  вл ютс  первым выходом блока задани  адреса и подключены к информационным входам соответственно первого, второго... (n-l)-ro разр 9 816 дов первого регистра сдвига, выходы которого  вл ютс  вторым выходом блока задани  адреса, управл ющий вход второго регистра сдвига соединен с входом установки режима блока задани  адреса, вход запуска блока задани  адреса соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента задержки . Источники информации, прин тые во внимание при эксЬертизе 1.Авторское свидетельство СССР Vf 378826, кл. G 06 F 1/02, 1971.
2. 2.Авторское свидетельство СССР № i 30368, кл. G Об F 1/02, 1972.
3. 3.Авторское свидетельство СССР № 488212, кл. G Об F 15/20, 1973 (прототип).

   t