SU922716A1 - Устройство дл сопр жени двух вычислительных машин - Google Patents

Description

(5) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ ВЫЧИСЛИТЕЛЬНЫХ МАШИН

Изобретение относитс  к вычислительной технике и может найти применение в вычислительных системах.

Известны устройства дл  сопр х(ени  двух ЭВМ, содержащие блоки электрического согласовани  первой и второй ЭВМ, блок управлени , блок формировани  команд, блок хранени  команд , блок синхронизации, входной и выходной коммутаторы и блок регистров tn.

Недостаток этих устройств - большие аппаратурные затраты.

Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  сопр жени  двух ЭВМ, содержащее интерфейсный блок, включающий два информационных регистра, узел синхронизации, узел формировани  .сигнала готовности, блок контрол  обмена, первый элемент ИЛИ, согласующий блок, включающий выходной коммутатор, регистр состо ни , регистр команд, узел управлени , узел

формировани  адреса, узел фиксации состо ни  обмена, причем первый информационный вход устройства соединен с входом первого информационного регистра, выход которого через выходной коммутатор соединен с первым информационным выходом устройства, первый вход узла готовности соединен с первым выходом узла управлени , второй выход которого соединен с первым входом регистра состо ни , второй вход узла готовности и управл ющий вход первого информационного регистра соединены с выходами узла синхронизации, второй информационный вход устройства соединен через второй информационный регистр с вторым информационным выходом устройства и через узел формировани  адреса с входом коммутатора 21.

Claims (2)

1. Недостаток данного устройства большие аппаратурные затраты и низка  надех ность, обусловленна  отсут3 ствием возможности контрол  тракта передачи информации. Цель изобретени  - сокращение апnapaTypfibix затрат и повышение надежности устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее два интерфейсных блока, каждый из которых содерк ит информационный регистр , триггер готовности и узел формировани  управл ющих сигналов, причем информационный вход информационного регистра и первый вход триггера готовности первого интерфейсного блока подключены соответст венно к первым информационному входу и входу готовности устройства, управл ющий вход информационного регистра и второй вход триггера готовности первого интерфейсного блока соединены с первым выходом узла формировани  управл ющих сигналов перво го блока, первый и второй входы кото рого  вл ютс  соответственно первыми адреснйм и управл ющим входами устpoйctвa , вход информационного регист ра второго интерфейсного блока  вл етс  вторым информационным входом устройства, а первый и второй выходы соответственно соединены с первым и вторым входами выходного коммутатора второго интерфейсного блока,, выходы которого соединены с первым информационным выходом устройства, первый вход триггера готовности второго интерфейсного блока и третий вход триг гера готовности первого интерфейсного блока подключены соответственно к первому и второму выходам узла фор мировани  управл ющих сигналов второ го интерфейсного блока, третий выход и первый и второй входы которого  вл ютс  соответственно первым выходом прерывани  устройства и вторыми адресным и управл ю1цим входами устройства , введены в первый интерфейсный блок выходной коммутатор и коммутатор контрол , а во второй интерфейсный блок - коммутатор контрол , причем первый и второй выходы информационного регистра первого интерфей сного блока соединены соответственно с первыми и вторыми входами выходног коммутатора и коммутатора контрол  интерфейсного блока, третьи входы которых соединены соответственно с первым и вторым выходами триггера го товности первого инте;эфейсного блока 6 первый выход узла формировани  управл ющих сигналов второго интерфейсного блока соединен с управл ющим входом информационного регистра второго интерфейсного блока, первый и второй выходы которого подключены соответственно к первому и второму входам коммутатора контрол  второго интерфейсного блока, третий, четвертый и п тый входы которого соединены соответственно с первым выходом триггера готовности и четвертым и п тым выходами узла формировани  управл ющих сигналов второго интерфейсного блока, шестой и седьмой выходы которого подключены соответственно к четвертому и п тому входам выходного коммутатора и первого интерфейсного блока, выходы которого и выходы коммутатора контрол  первого интерфейсного блока соединены с вторым информационным выходом устройства, второй и третий входы триггера готовности второго интерфейсного блока соединены соответственно с вторым входом готовности устройства и вторым выходом узла формировани  управл ющих сигналов интерфейсного блока, третий выход которого подключен к второму выходу прерывани  устройства, четвертый , п тый, шестой и седьмой выходы - соответственно к четвертому и п тому входам коммутатора контрол  первого интерфейсного блока и четвертому и п тому входам выходного коммутатора второго интерфейсного блока, выходы коммутатора контрол  первого интерфейсного блока соединены с первым информационным выходом, устройства, а также тем, что узел формировани  управл ющих сигналов содержит два дешифратора, переключатель адреса и триггер прерывани , причем вход первого дешифратора соединен через переключатель адреса с первым входом узла, а выход - с первым входом второго дешифратора, первый -шестой выходы которого  вл ютс  соответственно первым, вторым, четвертым , п тым, шестым и седьмым выходами узла, второй вход срединен с вторым входом узла, а первый выходс первым входом триггера прерывани , выход и второй вход которого соединены соответственно с третьим выходом и вторым входом узла. На фиг.-1 представлена блок--схема устройства; на фиг.2 - функционалъ5 9 на  схема узла формировани  управл ющих сигналов. Устройство содержит (фиг.1) первый и второй интерфейсные блоки 1 и 2, каждый из которых включает коммутатор 3 контрол  и выходной коммутатор 4, управл ющий вход 5 устройства , выход 6 прерывани , узел 7 формировани  управл ющих сигналов, информдционный регистр 8, триггер 9 готовности. Коммутаторы 3 контрол  и выходные коммутаторы 4 состо т из первыхи вторых коммутаторов 10 и 11 и первых и вторых групп 12 и 13 элементов И. Позици ми обозначены четвертый, первый, п тый, шестой, седьмой, второй и третий выходы узла 7 формировани  управл ющих, сигналов. На фиг.1 показаны информационные выходы 21 и входы 22, входы 23 готов ности и адресные входы 2. Узел 7 формировани  управл ющих сигналов содержит (фиг.2) дешифраторы 25 и 26, переключатель 27 , включающий, например, контактные гнезда 28 и элементы НЕ 29, и триггер 30 прерывани . Входы и выходы первого интерфейсного блока 1 соединены с первой вычислительной машиной (ВМ) 31, входы и выходы второго интерфейсного блока 2 - с второй ВМ 32. УЗЛЫ 7 формировани  управл ющих сигналов предназначены дл  формировани  сигналов управлени  устройства по управл ющим словам ВМ. Информационные регистрь 8 предназначены дл  временного хранени  . передаваемой информации собственных ВН. С помощью коммутаторов 3 и k осуществл етс  выдача слова информации и сигналов готовности на информационные шины выходов 21 ВМ 31 и. 32. Триггеры 9 предназначены дл  информации ВМ .о наличии слова информации , предназначенного дл  передачи, в информационном регистре 8. Обмен информацией между комплексами осуществл етс  программно в режиме последовательного опроса или по преры вани м. В режиме последовательного опроса устройство работает следующим образом Пусть ВМ 31 необходимо передать слово информации в ВМ 32. Управл юща  программа ВМ 31 на некотором шаге опроса внешних устройств (ВУ) формирует код управл ющего слова (УСК) устрой6 ства Чтение состо ни  (ЧТС) на входе и код адреса на входе 5. Адрес УСК задаетс  на этапе проектировани  двухмашинного комплекса и формируетс  путем запайки перемычек в гнезде 28 узлов 7, так что на вход дешифратора 25 подаетс  либо пр мое, либо инверсное значение сигнала, поступающего по цеп м входа 5. По коду адреса УСК формируетс  сигнал Опрос ПД (следует отметить, что код адреса УСК на входе 5 ВМ удерживает столько, сколько необходимо дл  выполнени  всех операций по приему или передаче слова информации, поступающей на вход дешифратора 26) и при наличии кода ЧТС формируетс  на выходе 2k сигнал опроса состо ни  первого выхода триггера 9 готовности ( в начальном состо нии первый выход три ггера готовности находитс  в состо нии логического О, а второй выход - в состо нии логической 1). Анализиру  состо ни  первого выхода триггера 9 готовности (логический 0) ВМ 31 выставл ет на входе 22 устройства слово информации, предназначенное дл  передачи в ВМ 32, и формирует последовательно на управл ющем входе коды управл ющих слов Ввод-вывод информации (ВВИ) и Смена состо ни  (СС). По ВВИ узел 7 формирует на выходе 1б сигнал, подключающий выходы информационного регистра 8 через коммутатор 3 контрол  на выход 21. Код СС (при наличии разрешени  сформированного сигнала на выходе ) формирует на выходе 15 сигнал записи в информационный регистр 8 данных, поступающих на его входы по входу 22, и инициирует смену состо ни  выходов триггера 9 (первый выход устанавливаетс  в состо ние логической а второй выход - в состо ние логического О). I Наличие на выходах дешифратора 26 двух сигналов (выход 15 и выход 16) обусловлено тем, что сигнал на выходе 16 формируетс , например, по первым двум разр дам кода управл ющего слова, поступающего по входу 2, а сигнал на выходе 15 при изменении , например, третьего разр да кода. Таким образом, через открытые группы 12 элементов И данные с выхода информационного регистра В вывод тс  на информационный выход 21 ВМ 31, 7 предоставл   тем самым возможность ВМ 31 осуществить проверку функционировани  узлов устройства и информационного тракта. Контролю не подвергаетс  только выходной коммутатор 4, работоспособность которого можно проверить в режиме обмена одной и той же информацией между ВМ 31 и ВМ 32 по соответствующей программе. ВМ 32, работа  в режиме последовательного опроса, опрашивает состо ние триггера 9 готовности первого интерфейсного блока 2, формиру  сигнал опроса на выходе 18 и подключа  второй выход триггера 9 готовности через коммутатор 11 к входу 21. При наличии на парной цепи входа;21 потенциала логического О, указывающего на наличие информации в информа ционном регистре 8 интерфейсного блока 2, предназначенной дл  переда ,чи в ВМ 32, программа этой ВМ формирует на адресном входе 25 последовательно коды ВВИ и СС (следует отметить , что код ВВИ состоит из двух кодовых комбинаций Ввод информации и Вь)ход информации и включает в се б  состо ни;  цепей Опрос ПД и Опрос ПМ, формируемых на выходах дешифратора 25)- По коду ВВИ и при наличии сигнала Опрос ПМ осуществл етс  подключение выхода информационного регистра 8 в интерфейсном блоке 2 через выходной коммутатор 4 на выход 21 (информационный вход ВМ 32). Таким образом, осуществл етс  передача слова информации из ВМ 31 в ВМ 32. По коду СС на выходе 19 узла 7 интерфейсного блока 2 формируетс  сигнал установки триггера 9 готовности интерфейсного блока 1 в началь ное состо ние, т.е. информационный регистр 8 интерфейсного блока 2 готов к приему следукхцего слова информации . Обмен информацией из ВМ 32 в ВМ 31 осуществл етс  аналогичным образом, а так как ВМ св заны двум  независимыми информационными шинами то обмен информацией между ними осуществл етс  асинхронно. При работе комплексов в режиме прерываний по управл ющему слову СС измен етс  cocto ниe выхода триггеров 30, и по цеп м прерывани  входов 6 формируютс  сигналы прерываний в противоположные ВМ. По наличию этих сигналов программа ВМ 31 или ВМ 32 6 осуществл ет выборку информации из информационного регистра интерфейсных блоков 2 или 1 соответственно. Возможен также обмен информацией при смешанном режиме работы ВЙ,т.е. одна ВМ работает в режиме последовательно опроса, а друга  - в режиме прерываний. Така  гибкость режимов в организации работы комплексов по обмену информацией позвол ет в зависимости от загрузки ВМ важности информации и времени, отведенного на обмен, измен ть режим работы, использу  наиболее оптимальные из них. Таким образом, предлагаемое устройство по сравнению с известным обеспечивает сокращение оборудовани  и простую организацию обмена информацией между ВМ с возможностью контрол  оборудовани  без уменьшени  быстродействи  устройства, что по.звол ет быстро обнаружить и устранить неисправность , т.е. уменьшить врем  восстановлени . Формула изобретени  1. Устройство дл  сопр жени  двух вычислительных машин, содержащее два интерфейсных блока, каждый из которых содержит информационный регистр, триггер готовности и узел формировани  управл ющих сигналов, причем информационный вход информационного регистра и первый вход триггера готовности первого интерфейсного блока подключены соответственно к первым информационному входу и входу готов ности устройства, управл ющий вход информационного регистра и второй вход триггера готовности первого интерфейсного блока соединены с первым выходом узла формировани  управл ющих сигналов первого интерфейсного блока, первый и второй входы которого  вл ютс  соответственно первыми адресным и управл ющим входами устройства, вход информационного регистра второго интерфейсного блока  вл етс  вторым информационным входом устройства, а первый и второй выходы соответственно соединены с первым и вторым входами выходного коммутатора второго интерфейсного блока, выходы которого соединены с первым информационным выходом устройства, первый вход триггера

   готовности второго интерфейсного блока и третий вход триггера готовности первого интерфейсного блока подключены соответственно к первому и второму выходам узла формировани  управл ющих сигналов второго интерфейсного блока, тертий выход и первый и второй входы которого  вл ютс  соответственно первым выходом прерывани  устройства и вторыми адресным и управл ющим входами устройства, о т личающеес  тем, что, с целью сокращени  аппаратурных затрат в первый интерфейсный блок введены выходной коммутатор и коммутатор контрол , а во второй интерфейсный блок - коммутатор контрол , причем первый и второй выходы информационного регистра первого интерфейсного блока соединены соответственно с первыми и вторыми входами выходного коммутатора и коммутатора контрол  первого интерфейсного блока, третьи входы которых соединены соответственно с первым и вторым выходами триггера готовности первого интерфейсного блока, первый выход узла формировани  управл ющих сигналов второго интерфейсного блока соединен с управл ющим входом информационного регистра второго интерфейсного блока, первый и второй выходы которого подключены соответственно к первому и второму входам коммутатора контрол  второго интерфейсного блока, третий, четвертый и п тый входы которого соединены соответственно с первым выходом триггера готовности и четвертым и п тым выходами узла формировани  сигналов второго интерфейсного блоки, шестой и седьмой . выходы которого подключены соответственно к четвертому и п тому входам выходного коммутатора первого интерфейсного блока, выходы которого и выходы коммутатора контрол  первого

   интерфейсного блока соединены с вторым информационным выходом устройств ва, второй и третий входы триггера готовности второго интерфейсного

   блока соединены соответственно с вторым входом готовности устройства и вторым выходом узла формировани  управл ющих сигналов первого интерфейсного блока, третий выход которого подключен к второму выходу прерывани  устройства, четвертый, п тый, шестой и седьмой выходы - соответственно к четвертому и п тому входам коммутатора контрол  первого интерфейсного блока и четвертому и п тому входам выходного коммутатора второго интерфейсного блока, выходы коммутатора контрол  первого интерфейсного блока соединены с первым информационным выходом устройства.
2. 2. Устройство по п.1, о т л и чающеес  тем, что узел формировани  управл ющих сигналов содержит два дешифратора, переключатель адреса и триггер прерывани , причем вход первого дешифратора соединен через переключатель адреса с первым входом узла ,а выход- с первым входом второго дешифратора, первый-шестой выходы которого  вл ютс  соответственно первым , вторым, четвертым, п тым, шестым и седьмым выходами узла, второй вход соединен с вторым входом узла, а первый выход .- с первым входом триггера прерывани , выход и второй вход которого соединены соответственно с третьим выходом и вторым входом узла.

   Источники информации, прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР № б281|82, кл. G Об F 3/04, 1975.

   2.Авторское свидетельство СССР по за вке № 2661015/18-2 4,

   кл. G Об F , 1978 (прототип).

   z5 f

   29.

   Щ -J

   Zii

   Опросим

   Опрос ПД

   Zf

   16

   17

   26

   18

   Фи&.2.