SU900277A1 - Устройство дл сопр жени процессора с устройством отображени информации - Google Patents

Description

(5) УСТРОЙСТВО дл  СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВОМ ОТОБРАЖЕНИЯ ИНФОРМАЦИИ

1

Изобретение относитс  к вычислительной технике и может быть исполь- зовано в системах с удаленными от процессора внешними устройствами, например устройствами отображени  информации .

Известны устройства дл  сопр жени  процессора с устройствами ввода-вывода , содержащие буферные регистры ввода и вывода, регистры приема и выдачи, блок преобразовани  информации, накопители выдачи и приема, блок управлени  и дешифраторы адреса и команд СП .

Недостаток этих устройств состоит в их сложности.

Наиболее близким по технической сущности к предлагаемому изобретению  вл етс  устройство дл  сопр жени , содержащее процессор, устройство отображени , включающее блок приема информации, блок приема сигналов состо ни , входы которых соединены соответственно с первым и вто

рым входами процессора, блок индикации , блок передачи сигналов управлени , выход которого соединен с процессором через блок защиты интерфейса , панель управлени  процессора , причем все указанные блоки уст ройства отображени  соединены с блоком знакогенерации, формирователь сигналов готовности, входы которого соединены соответственно с выto ходами блока знакогенерации, с панелью управлени , с выходом блока приема информации.

В этом устройстве дл  отображени  инфор нации данные из процессора

15 на блок индикации поступают по интерфейсу , состо щему из некоторого количества частных интерфейсов (линий св зи). По каждой из этих линий св зи пе зедаетс  различна  информа30 ци  в зависимости от режима работы. Наиболее сильные помехи возникают в таких лини х св зи при изменении режимов работы, вызывающих переключение линий св зи. Поэтому перекгвочёние линий св зи (интерфейсов производитс  в заданное врем  на основании информации, поступающей в соответствии с программой из вычислительной системы или от оператора с панели управлени  устройства контрол . Этот позвол ет за счет приостановки управлени  на врем  переключени  устранить сбои в программе и исключить зависани  в системе св зи С21,

Недостаток известного устройства состоит в низких быстродействии и надежности, так как устройство не исключает вли ни  помех, не завис щих от переключений в аппарату1зе и вызывающих искажение данных о состо нии устройства, и простаивает в течение периодов переключений,

Цель изобретени  - повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство, содержащее дешифратор приема сигналов управлени  , первым выходом подключенный ко входу управл ющих сигналов процессора , буферный регистр, первым входом соединенный с информационным выходом процессора, и блок формировани  сигналов готовностей, первый, второй входы и первый выход которого соединены соответственно с первым , вторым выходами и первым входо устройства отображени  информации, вход дешифратора приема управл ющих сигналов и первый и второй выходы буферного регистра соединены соответственно с третьим выходом и втрым и третьим входами устройства отображени  информации, введены счечик задержки и блок анализа состо ний , включающий два триггера и два элемента И, причем первый вход счетчика задержки и нулевые входы триггеров соединены с Третьим выходом буферного регистра, единичные выходы триггеров подключены соответственно к первому и второму входам первого элемента И, выходом подключенного ко второму входу буферного регистра, единичный вход и нулевой выход первого триггера подключены соответственно ко входу и выходу готовности информации процессора, второй вход счетчика задержки соединен со вторым выходом дешифратора приема .сигналов управлени  и первым единичным входом второго триггера, а

выход - с первым входом второго элемента И, второй вход которого подклю чен к третьему выходу дешифратора приема сигналов управлени , а выходко второму единичному входу второго TfjHrrepa, второй выход и третий вход блока формировани  сигналов готовнос- тей соединены соответственно с четвертыми входам и выходом устройства

отображени  информации.

Блок формирювани  сигналов готовностей содержит два триггера и элемент И, причем единичный вход первого триггера соединен с первым входом блока нулевой вход -с нулевым входом второго триггера и третьим входом блока, а единичный выход с первым входом элемента И, вторым входом подключенного к нулевому выходу второго триггера и первому выходу блока, а выходом - ко второму выходу блока.

На чертеже представлена блок-схема устройства.

Устройство содержит счетчик 1 задержки , процессор 2, буферный регистр 3. дешифратор i приема сигналов управлени , устройство 5 отображени  УО, состо щее из блока 6

усилителей-приемников, блока 7 приема и дешифрации сигналов состо ни , блока 8 индикации, блока 9 передачи сигналов управлени  и блока 10 знакогенерации и синхронизации, блок 11 формировани  сигналов готовности и блок 12 анализа состо ний, выход 13 процессора.

Блок 12 содержит триггеры 14 и 15 и элементы И 16 и 17, а блок 11элемент И 18, триггеры 19 и 20.

Процессор 2 обеспечивает выборку из пам ти, обработку и передачу данных в одно или несколько устройств отображени  с заданной последовательностью . Процессор 2 выдает информацию в буферный регистр, с выхода которого через усилители она выдаетс  S линию св зи. Дешифратор k принимает из линий через усилители управл ющие сигналы.

Устройство 5 отображени , предназначено дл  приема, преобразова- ни  и отображени  на индикаторе сигналов , поступающих из процессора. Устройство отображени  может быть

Claims (2)

1. выполнено как экранный пульт графического диспле , В состав УО вход т блоки 6 и 7, содержащие лииейньк усилители-приемники и блок S, включай. щии усилители-передатчики, a также блок 10 знакогенерации и синхронизации . Конструкци  блока 10 зависит от типа индикатора, а сам блок 10 предназначен дл  обработки и преобр зовани  поступающей информации, например дл  формировани  сигналов от клонени  луча электронно-лучевой трубки в блоке индикатора. В блоке 10 формируютс  также сигналы синхронизации об окончании перемещени  луча по экрану и сигналы дл  сообще ни  процессору об ошибках в прин ты данных или о необходимости приема. Блок 12 анализа состо ни  предна начен дл  выработки сигналов управлени  подготовкой и передачей данных в зависимости от готовности дан ных дл  передачи и от готовности линии св зи и УО к приему информации . Устройство работает следующим об разом. Данные из процессора 2 в устройство 5 отображени  передаютс  отдел ными посылками, в каждой посылке пе редаетс  не более 10 байтов, определ ющие координаты одной точки на экране диспле  или код одного или несколько символов. Данные в каждой посылке передаютс  синхронно, а посылки передаютс  асинхронно. Пос,е передачи очередной посылки производитс  подготовка данных дл  следующей посылки, котора  передаетс  только после прихода управл ющего сигнала из УО, сообщающего о его готовности к приему. Если к этому времени информаци  дл  посылки подготов лена, то вс  посылка передаетс  без получени  внутри посылки ответных си нахюв. Подготовка данных, т.е. выборка и пам ти процессора 2 и запись их в бу ферный регистр 3 производитс  тогда когда триггер 14 выключен. Триггер Ц включаетс  тогда, когда подготовлены данные дл  очередной посылки. Кагда УО 5 готово прин ть очередную посылку, то включаетс  три1 гер 15. Триггер включаетс  сигналами готовности, поступающими по линии св зи через блок 9 и дешифратор k. Если триггеры It и lij включены, то через элемент И 1б проходит сигна разрешающий передачу данных из буфер ного регистра 3 в УО 5. После окончани  передачи данных в посылке буферный регистр 3 вырабатывает сиг776 нал Конец передачи, который устанавливает оба триггера k и 15 в исходное состо ние и включает счетчик 1 задержки. При этом в счетчике задержки 1 начинаетс  подсчет импульсов синхронизации. Максимальное врем  работы счетчика равно времени прохождени  сигнала по линии св зи от УУ до УО и обратно. После отработки заданного времени счетчик включает специальный триггер, кото-, рый может включатьс  также сигналом готовности первого уровн . Информаци , поступающа  в УО 5, проходит через два уровн . Сначала данные из блока 6 попадают во входные регистры не показаны блока 10 (при этом одновременно включаетс  триггер 19), а затем из регистров в преобразователь. Режимы обработки информации в блоке 10 определ ютс  сигналами состо ни  из блока 7 (дл  отображени  векторрв, знаков и т.д. В преобразователе ( не показан) блок) 10 формируютс  сигналы, обеспечивающие получение изображени  на экране индикатора в блоке 8. Преобразователь - это генератор векторов и генератор знаков. Прохождение информации в блоке 10 позвол ет совместить во времени процессы обработки информации, переданной в предыдущей посылке, и прием по линии св зи очередной посылки .. В соответствии с прохождением информации в блоке 10 формируютс  два вида сигналов готовности первого и второго уровней ГОТ 1 и ГОТ2. Сигналы готовности формируютс  по сигналу окончани  работы преобразовател  (при окончании формирювани  очередного элемента на экране индикатора) . При во входном буфере есть информаци  (включен триггер 20), то она переписываетс  (передаетс ) в преобразователь и формируетс  импульс , который выключает триггеры 20 и 19 и через блок передаетс  в процессор 2. Этот импульс  вл етс  сигналом ГОТ1, который свидетельствует о готовности УО 5 прин ть очередную посылку. Если же к моменту окончани  работы преобразовател  во входных регистрах нет информации (триггер 20 выключен), то включаетс  триггер 19 и на выходе элемента И 18 по вл етс  сигнал, который поступает в блок 9 и после стробировани  синхроимпульсами передаетс  в процессор 2 в виде серии импульсов. Эта сери  импульсов  вл етс  сигналом ГОТ2, который показывает, что вс  прин та  информаци  обработана и УО находитс  в режиме ожидани . Сигналы ГОТ1 и ГОТ2 расшифровываютс  в дешифраторе 4 и включают т-риг гер 15 готовности УО, после чего раз решаетс  передача очередной посылки в УО. Передача по линии св зи готовности одиночным импульсом позвол ет ускорить передачу данных, так как сокращает до минимума интервалы между посылками. Однако в результате помех одиночный импульс может показатьс  и потер тьс  в линии св зи. В этом слу чае после окончани  обработки данных в УО 5 сформируютс  многократные сигналы ГОТ2,.которые исключают пропадание сигналов готовности и, следовательно , исключают зависание в системе. Кроме того, два сигнала готовности позвол ют передавать в процессор 2более полную информацию о состо ни УО 5. Сери  импульсов ГОТ 2 передаетс  в линию св зи из блока 9 ДО тех пор, пока в блок 10 не попадут данные оче редной посылки. Из-за задержки си1- налов в линии св зи поступление импульсов ГОТ2 в дешифратор k закончитс  с задержкой по отношению к моменту окончани  передачи очередной помылки. Поэтому, чтобы импульсы ГОТ2 не включили триггер 15 готовности повторно, после чего как уже посланы в УО 5 данные в ответ на этот сигнал ГОТ2, эти импульсы блокируютс  на элементе И 17 сигналом со счетчика 1 задержки. Таким образом, после окончани  пе редачи посылки из буферного регистра 3включаетс  счетчик 1 задержки и выключаетс  триггер 15. Несмотр  на то, что поступление импульсов ГОТ2 продолжаетс , они не проход т через элемент И 17 и не могут повторно включить триггер 15. При этом исключаетс  возможность повторной передачи в УО 5 одной и той же посылке Блокировка сигнала ГОТ2 (на элементе И 17} должна продолжатьс  в те чение времени распространени  сигнала по линии св зи от процессора 2, В св зи с тем, что длина линии св зи может быть различной, то дл  ТОГО, чтобы не снижать скорость обмена в линии, длительность сигнала задержки должна измен тьс  в зависимости от длины линии св зи. Дл  этого в устройстве как только посылка данных поступит во входной буфер, а оттуда в преобразователь блока 10 (врем  прохождени  данных через входной буфер составл ет 0,1-0,2 мкс) на входе блока 9 формируетс  сигнал ГОТ1 и снижаетс  сигнал ГОТ2. Сигнал ГОТ1 после приема и расшифровки в дешифраторе Ц включает триггер 15 готовности УО и устанавливает счетчик 1 задержки в исходное состо ние. Кроме этого.дл  большей надежности (если сигнал ГОТ1 исказилс  в линии св зи) установка счетчика 13 в исходное состо ние производитс  также сигналом, формируемым счетчиком с задержкой, равной задержке сигнала в линии св зи максимальной длины дл  данного устройства. Таким образом, устройство обеспечивает повышение быстродействи  и надежности. Формула изобретени  1. Устройство дл  сопр жени  процессора с устройством отображени  информации , содержащее дешифратор приема сигналов управлени , первым выходом подключенный ко входу управл ющих сигналов процессора, буферный регистр, первым входом соединенный с информационным выходом процессора , и блок формировани  си|- налов готовностей, первый, второй входы и первый выход которого соединены соответственно с первым, вторым выходами и первым входом устройства отображени  информации, вход дешифратора приема управл ющих сигналов и первый и второй выходы буферного регистра соединены соответственно с третьим выходом и вторым и третьим входами устройства отображени  информации, отличающеес  тем, что, с целбю повышени  быстродействи  устройства, в него введены счетчик задер ; ки и блок анализа состо ний, включающий два триггера и два элемента И, причем первый вход счетчика задержки и нулевые входы триггеров соединены с третьим выходом буферного регистpa , единичные выходы триггеров подключены соответственно к первому и второму входам первого элемента И, выходом подключенного ко второму вх ду буферного регистра, единичный вход и нулевой выход первого триггера подключены соответственно ко входу и выходу готовности информации процессора, второй вход счетчика задержки соединен со вторым выходом дешифратора приема сигналов управлени  и первым единичным входом второго триггера, а выход - с первы входом второго элемента И, второй вход которого подключен к третьему выходу дешифратора приема сигналов управлени , а выход - ко второму единичному входу второго триггера, второй выход и третий вход блока формировани  сигналов готовностей соединены соответственно с четвертыми входом и выходом устройства отображени  информации.
2. 2. Устройство по п.1, о т л и чающеес  тем, что блок формировани  сигналов готовностей содержит два триггера и элемент И,

   причем единичный вход первого три|- гера соединен с первым входом блока, нулевой вход - с нулевым входом второго триггера и третьим входом блока , а единичный выход - с первым входом элемента И, вторым входом подключенного к нулевому выходу второго триггера и первому выходу блока, а выходом - ко второму выходу блока.

   Источники информации, прин тые во внимание при экспертизе

   1,Авторское свидетельство СССР по за вке № 2735959/l8-2t,

   «л. G 06 F З/О, 1979.

   2.Патент Японии № 52-41618, кл. 97(7)62, 1977 (прототип).