SU890390A1 - Арифметико-логическое устройство двухадресной ЦВМ - Google Patents

Description

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих вычислительных машин.

Известно арифметико-логическое устройство, содержащее основную память, включающую восемь регистров общего назначения, сумматор, регистр адреса и регистр назначения основной памяти, регистр второго операнда, схему преобразования второго операнда, триггер переноса [1] .

Недостатком данного арифметико-логического устройства является то, что регистры общего назначения аппаратно входят в состав основной памяти, поэтому время обращения к данным регистрам равно времени обращения к ячейкам основной памяти, что исключает возможность использования их в качестве сверхоперативной памяти. Кроме того, основная память и в том числе регистры общего назначения имеют одну выходную магистраль, что исключает воз2 мощность параллельной выборки из регистров общего назначения сразу двух операндов для выполнения операции над ними (отсутствуют операции формата регистр-регистр). Указанные недостатки существенно снижают· быстродействие данного устройства.

Наиболее близко к предлагаемому по технической сущности арифметико-логическое устройство процессора ЦВМ модели 50 системы ЗбО фирмы IBM, содержащее сумматор, схему сдвига сумматора, регистр результата на триггерах временного хранения, селекторы (комму- . таторы) -первого, второго операндов и результата, регистры первого и второго операндов, местную память и выходную шину сумматора. Причем входы сумматора соединены с выходами коммутаторов первого и второго операндов, а выход сумматора соединен со входом схемы сдвига, выход которой соединен со входом коммутатора результата. Выход коммутатора результата соединен со входом регистра результата, выход которого через выходную шину сумматора соединен со входами регистров первого и второго операндов [2] . .

Недостатком такого устройства является то, что нельзя выполнять операцию с двойной точностью из-за отсутствия связи старшего разряда сумматора с младшим через схему переноса в младший разряд, результат опера- ₍ ции из сумматора отсылается в блок местной памяти не только через селектор результата, а через регистр на триггерах временного хранения. Кроме того, первый и второй операнды при выполнении команды в формате регистррегистр выбираются из блока местной памяти не одновременно, а последовательно друг за другом и помещаются в регистры первого и второго операнда. Все эти недостатки снижают производительность данного устройства.

Цель изобретения - повышение быстродействия арифметико-логического устройства двухадресной ЦВМ.

Поставленная цель достигается тем, что арифметико-логическое устройство двухадресной ЦВМ, содержащее сумматор, блок местной памяти, первый и второй регистры второго операнда, коммутаторы результата, первого и второго операндов, преобразователь прямого кода в обратный, причем выход коммутатора первого операнда соединен с первым входом' сумматора, второй.вход которого соединен с выходом преобразователя прямого кода в обратный, информационный вход которого соединен с выходом коммутатора второго операнда, первый и второй информационные входы которого соединены с выходами первого и второго регистров второго операнда соответственно, первый информационный вход коммутатора первого операнда соединен с информационной магистралью первого операнда устройства, первая, вторая, третья шины управления коммутаторов и шина управления раработой преобразователя прямого кода В обратный устройства соединены с управляющими входами коммутаторов первого операнда, второго операнда, результата и преобразователя прямого кода в обратный соответственно, содержит узел переноса в младший разряд сумматора, первый вход которого соединен с выходом переноса из старшего разряда сумматора, дополнительный вход младшего разряда которого соеди

890390 4 нен с выходом узла переноса в младший разряд сумматора, второй, третий и четчет вертый входы узла переноса соединены с шинами условного переноса, имитации переноса и такта устройства соответственно, выход сумматора соединен с информационным входом коммутатора результата, выход которого соединен с первым информационным входом блока местной памяти, второй информационный вход которого соединен с входами первого и второго регистров второго операнда и информационной магистралью второго операнда устройства, первый , второй, третий и четвертый выходы блока местной памяти соединены со вторым и третьим информационными входами коммутатора первого операнда и третьим и четвертым информационным входами коммутатора второго операнда соответственно, а первый и второй входы управления блока местной памяти подключены к шинам записи в регистры и имитации нечетного регистра первого операнда устройства соответственно. Кроме того, блок местной памяти содержит i η-разрядных регистров общего назначения (i = 1, 2, ..., 2^, к = 1,2, 3, ···» п), коммутаторы четных и нечетных регистров первого и второго операндов, k-разрядный регистр адреса первого операнда, (к-1) - разрядный регистр адреса второго операнда, дешифратор, элемент ИЛИ и ΐ элементов И, первые входы которых соединены с первым входом управления блока, а вторые входы - с выходами дешифратора соответственно, (к-1) входов которого соединены с управляющими входами коммутаторов нечетных и четных регистров первого операнда и с (k-1) выходами К-разрядного регистра адреса первого операнда соответственно, К-й выход которого соединен С первым входом элемента ИЛИ, второй вход которого соединен со вторым входом управления блока, а выход соединен с k-м входом дешифратора, выходы (к-1)-разрядного регистра адреса ' второго операнда соединены с управляющими входами коммутаторов нечетных и четных регистров второго операнда соответственно, выходы нечетных регистров общего назначейй'я блока соединены со входами коммутаторов нечетных регистров первого и второго операндов соответственно, выходы четных регистров общего назначения соединены со входами коммутаторов чет5 ных регистров первого и второго операндов соответственно, выход коммутатора четных регистров первого операнда соединен с первым выходом блока, второй выход которого соединен с выходом коммутатора нечетных регистров первого операнда, выход коммутатора четных регистров второго операнда, соединен с третьим выходом блока, четвертый выход которого сое890390 4 первого операнда подключена информационная магистраль первого операнда 11 специальных регистров, ко второму и третьему входу - первый и втоj рой выходы блока 2 местной памяти.

Выход коммутатора 6 первого операнда соединен с первым входом сумматора

1, выход переноса из старшего разряда которого соединен с первым входом уз10 ла 9 переноса в младший разряд сумма- динен с выходом коммутатора нечетных регистров второго операнда, первый информационный вход блока соединен с информационными входами регистров общего назначения , управляющие входы которых соединены с выходами элементов И соответственно, второй информационный вход блока соединен с входами k-разрядного регистра адреса первого операнда и (к-1)-разрядного регистра адреса второго операнда.

На фиг. 1 представлена блок-схема арифмети ко-ло гм че с кого у строй ст ва двухадресной ЦВМ,· на фиг. 2 - структурная схема преобразователя прямого кода в обратный; на фиг. 3 ~ структурная схема переноса в младший разряд сумматора; на фиг. 4 - структур^ная схема блока местной памяти.

. Арифметико-логическое устройство двухадресной ЦВМ содержит сумматор 1, блок 2 местной памяти, первый регистр 3 второго операнда, второй регистр 4 второго операнда, коммутатор 5 результата, коммутатор 6 первого операнда, коммутатор 7 второго операнда, преобразователь 8 прямого кода в обратный, узел 9 переноса в младший разряд сумматора. Выходы сумматора 1 соединены с входами коммутатора 5 результата, выход которого соединен с первым входом блока 2 местной памяти, второй вход которого соединен со входами первого регистра 3 второго операнда, второго регистра 4 второго операнда и с информационной магистралью второго операнда 10 основной памяти. Выходы первого регистра 3 второго операнда и второго регистра 4 второго операнда соединены с первым и вторым входами коммутатора 7 второго операнда, третий и четвертый входы которого соединены с третьим и четвертым выходами блока 2 местной памяти. Выход коммутатора 7 второго операнда соединен с входом преобразователя 8 прямого кода в обратный, выход которого соединен со вторым входом сумматора 1. К первому входу коммутатора тора, выход которого соединен с дополнительным входом младшего разряда сумматора 1. Ко. второму, третьему и четвертому входу узла 9 переноса в младший разряд сумматора подключены соответственно шина 12 условного переноса, шина 13 имитации переноса, шина 14 такта. Первая шина 15, вторая 1б^третья 17, четвертая 18 управления подключены соответственно к управляющим входам коммутатора 6 первого операнда, коммутатора 7 второго операнда, коммутатора 5 результата и преобразователя 8 кода.

Преобразователь 8 содержит элемент И-ИЛИ 19 и элемент НЕ 20, выход которого соединен с одним из входов первого элемента И элемента И-ИЛИ 19, другой вход первого элемента И которого соединен с четвертой шиной 18 уп^х-равления, которая также подключена к одному из выходов второго элемента И элемента И-ИЛИ 19. Вход элемента НЕ 20 соединен со входом преобразователя 8 и с другим входом второго элемента И элемента И-ИЛИ 19, выход которого соединен с выходом преобразователя 8 прямого кода в обратный.

Узел 9 переноса в младший разряд сумматора содержит первый элемент НЕ 21, второй элемент НЕ 22, элемент И

23, элемент ИЛИ 24, первый элемент И-ИЛИ 25, второй элемент И-ИЛИ 26, вы ход которого соединен со вторым входом элемента И 23 и первым входом первого элемента И второго элемента И-ИЛИ 26. Первый вход элемента И 23 соединен с шиной 12 условного переноса, а выход - со вторым входом элемента ИЛИ

24, на первый вход которого заведена шина 13 имитации переноса, а выход соединен с выходом узла 9 переноса.. Вход первого элемента НЕ 21 соединен с шиной 14 такта и со вторым входом первого элемента И второго элемента И-ИЛИ 26, а выход - со входом второго элемента НЕ 22 и со вторыми входами вторых элементов И первого и второго элементов И-ИЛИ 25 и 26. Выход второ го элемента НЕ 22 соединен со вторым входом первого элемента И первого элемента И-ИЛИ 25, первый вход которого соединен с входом узла 9 переноса. Выход первого элемента И-ИЛИ 25 соеди- '< нен с первыми входами вторых элементов И первого и второго элементов И-ИЛИ 25, 26. Т, и Т_г являются шинами записи в РОН и имитации нечетного регистра первого операнда устройства ц соответственно.

Блок 2 местной памяти содержит i регистров 27₀ ^_27i-i общего назначения (ΐ четное), коммутатор 28 четных регистров первого операнда, коммута- ι тор 29 нечетных регистров первого операнда, коммутатор 30 четных регистров второго операнда, коммутатора 31 несчетных регистров второго операнда, к - разрядный регистр 32 адреса пер- j вого операнда, (к-1) - разрядный регистр 33 адреса второго операнда, дешифратор 34, элемент ИЛИ 35» элементы И 3бо-3б|_1 , первые входы которых соединены с шиной 37 записи в регистры г общего назначения, а вторые входы с выходами дешифратора 34 соответственно, к-1 входов которого соединены с управляющими входами коммутатора '28\ четных регистров первого операнда и j коммутатора 29 нечетных регистров первого операнда и с (к-1) выхрдами кразрядного регистра 32 адреса первого операнда соответственно, к-тый выход которого соединен с первым'¹ входом э элемента ИЛИ 35, второй вход которого соединен с шиной 38 имитации нечетного регистра первого операнда, а выход элемента ИЛИ 35 соединен с k-тым входом дешифратора 34. Вход к-разрядного регистра 32 адреса первого операнда соединен с входом (к-1)-разрядного регистра 33 адреса второго операнда и со вторым входом блока 2 местной . памяти. Выходы регистра 33 соединены с управляющими входами коммутатора 32 * четных регистров второго операнда и коммутатора 31 нечетных регистров второго операнда, при этом выходы нечетных регистров 27i , 27j , 27₅ , 27_н общего назначения соединены со вхо- ^J дами коммутаторов 29, 31 нечетных регистров первого и второго операндов, выходы четных регистров 27о» 27₂ . 27^, 27,-2 общего назначения соединены со входами коммутаторов 28, 30 чет- ! ных регистров первого и второго операнда, выход коммутатора 28 четных регистров первого операнда соединен с первым выходом блока 2 местной памяти, второй выход которого соединен с выходом коммутатора 29 нечетных регистров первого операнда, выход коммутатора 30 четных регистров второго операнда соединен с третьим выходом блока 2 местной памяти, а выход коммутатора 31 нечетных регистров второго операнда соединен с четвертым выходом блока 2 местной памяти, первый вход которого соединен с информационными входами регистров 27_О, ..., 27м общего назначения, стробирующие входы которых соединены с выходами элементов И 36₀-36i__f.

При этом следует принять во внимание, что разрядность сумматора 1, пер-, вого 3 и второго 4 регистров второго операнда, регистров 27_О*27;_₁ общего назначения составляет о разрядов.

Арифметико-логическое устройство двухадресной ЦВМ при выполнении операции сложения (вычитания) на п-разрядном сумматоре 1 2п-разрядных чисел, хранящихся на η-разрядных регистрах 27₀ -27i-< общего назначения блока 2 местной памяти в режиме регистр-регистр, при котором 4 и 11 операнды находятся в блоке 2 местной памяти, а результат операции замещают в блоке 2 местной памяти J. операнда, работает следующим образом.

В исходном состоянии на двух смежных регистрах (например, 27о ^и 27;.₍) общего назначения находится 2п-разрядный .1 операнд, а на двух других смежных регистрах (например, 27;-г и 27i_i ) общего назначения находится 2п-разрядный и II операнд, причем старшие части 2п-разрядных операндов находятся в регистрах с четными адресами (например, 27₀ и 27;_₂ ), а младшие части операндов - в регистрах с нечетными адресами (например, 27; “ 27;., ). Выполнение операции начинается с приема в блок 2 местной памяти по . информационной магистрали 10 адресной части командного слова.

К-разрядная адресная часть командного слова, принятая по информационной магистрали 10 из основной памяти и определяющая адрес I операнда и результата операции команды сложения (вычитания), помещается в k-разрядный регистр 32 адреса 1 операнда. Поскольку старшая часть 2п-разрядного' I операнда находится всегда в регистре общего назначения с четным адресом, то к-разрядная часть командного слова, определяю щая адрес £ операнда и результата 2празрядной операции всегда .имеет четный код. · (К—1)-разрядная адресная часть командного слова, определяющая адрес I I j операнда помещается в (к-1) разрядный регистр 33 адреса I I операнда.

Поскольку управляющие входы коммутаторов 28-31 нечетных и четных регистров первого и второго операндов ц связаны только с к-1 выходами регистров 32 и 33 адреса I и II операнда (без учета младшего разряда), то од-новременно на выходе коммутатора 28 четных регистров первого операнда и коммутатора 29 нечетных регистров первого операнда будут присутствовать старшая и младшая части, соответственно, 2п-разрядного Т операнда, а на выходе.коммутатора 30 и на выхо- ₂₍ де коммутатора 31 будут присутствовать старшая и младшая части, соответственно, 2п-разрядного I I операнда. Если операция сложения (вычитания) выполняется не в режиме регистр-регистр, а в режиме память-регистр, т.е. II операнд выбирается не из блока 2 местной памяти, а из основной памяти, то старшая и младшая части 2празрядного II операнда в начале oneрации принимаются по информационной магистрали 10 из основной памяти и помещаются в первый 3 и второй 4 регистры второго операнда.

Таким образом, перед выполнением непосредственно сложения (вычитания) ³⁵ на сумматоре 1 старшая и младшая час- ти 2п-разрядного Т операнда находятся на первом и втором выходе местной памяти, а значит и на втором и третьем еходам коммутатора 6 первого one- ⁴⁰ ранда, старшая и младшая части Поразрядного II операнда находятся на третьем и четвертом (в случае режима регистр-регистр) или на первом и втором (в случае режима память-регистр) ⁴⁵ входах коммутатора 7 второго операнда. На· первом входе коммутатора 6 присутствует информация специальных регистров, поступающая по информационной магистрали 11 и служащая для выполнения 50 операций с содержимым специальных регистров.

Выполнение операции сложения (вычитания) 2п-разрядных чисел начинается со сложения (вычитания) младших .55 частей этих чисел. При этом по первой шине 15 управления в коммутатор 6 поступает код, который осуществляет под ключение к выходу коммутатора 6 информации, присутствующей на третьем входе коммутатору 6, т.е. младшую часть 1 операнда. По второй шине 16 управления в коммутатор 7 поступает код, который осуществляет подключение к выходу коммутатора 7 информации, присутствующей на четвертом входе коммутатора 7, если операция сложения (вычитания) выполняется в режиме регистр-регистр. Если операция сложения (вычитания) выполняется в режиме память-регистр, то по второй шине 16 управления поступает код, который осуществляет подключение к выходу коммутатора 7 информации второго регистра 4 второго операнда, присутствующей на втором входе коммутатора 7·

Младшая часть первого операнда из коммутатора 7 передается на первый вход сумматора 1, а при поступлении управляющего кода по четвертой шине 18 управления младшая часть второго операнда из коммутатора 7 передается на второй вход сумматора 1 прямым кодом через элемент И-ИЛИ 19 (при выполнении операции сложения) или обратным кодом через элемент НЕ 20 и элемент И-ИЛИ 19 (при выполнении операции вычитания). При выполнении операции сложения данная операция сводится к суммированию на сумматоре 1 кода первого операнда с Дополнительным кодом второго операнда. Аппаратно данный процесс реализуется путем сложения кода первого операнда с обратным кодом второго операнда и прибавлением в сумматоре 1 к данной сумме единицы младшего разряда, подаваемой на дополнительный вход младшего разряда сумматора 1 с выхода узла 9 переноса в , младший разряд сумматора. Данный сигнал формируется на элементе ИЛИ 24 путем подачи управляющего сигнала по шине 13 имитации переноса. При выполнении операции сложения по шине 13 имитации переноса данный сигнал не формируется и единица младшего разряда на дополнительный вход младшего разряда сумматора не подается. Дальнейший процесс выполнения операции сложения и вычитания идентичен. Процесс сложения двух кодов младших частей 2^,-разрядных операндов на сумматоре 1 заканчивается формированием на выходе сумматора 1, а следовательно, и· на выходе коммутатора 5 результата суммирования, а также на выходе переноса из старшего разряда сумматора сигнала переноса (если таковой образуется). Данный сигнал поступает на первый вход узла 9 переноса в младший разряд сумматора, а именно на первый вход первого элемента И первого элемента И-ИЛИ 25 и. запоминается в ячейке памяти, которая состоит из первого и второго элементов НЕ 21 и 22, первого и второго элементов И-ИЛИ 25 и 26.

Данная ячейка памяти работает следующим образом.

При поступлении импульса по шине 14 такта, длительность которого равна расчетной длительности сложения кодов на. сумматоре 1, элемент И-ИЛИ 26 запоминает состояние своего выходного сигнала, отсутствие сигнала на выходе первого элемента НЕ 21 запрещает срабатывание элементов И элементов И-ИЛИ 25 и 26, входы которых соединены с выходом первого элемента НЕ 21, а сигнал на выходе второго элемента НЕ 22 обеспечивает подачу сигнала с первого входа узла 9 переноса на выход элемента И-ИЛИ 25. По окончании тактового импульса по шине 14 также появляется сигнал на выходе первого элемента НЕ 2?1, который обеспечивает запоминание на элементе И-ИЛИ 25 состояния сигнала, имеющегося на его выходе и передачу этого сигнала на выход элемента И-ИЛИ 26 и на второй вход элемента И 23. Данный элемент памяти обес печивает запоминание входного сигнала по заднему фронту тактового импульса, поступающего по шине 14 такта, что в данном случае существенно, поскольку процесс образования переноса из старшего разряда является асинхронным с длительностью,равной длительности всего процесса суммирования на сумматоре 1.

Образовавшаяся младшая часть резуль тэта суммирования (вычитания) передается через коммутатор 5 результата по· средством управления по третьей шине 17 управления на первый вход блока 2 местной памяти и записывается в регистр общего назначения, хранящий младшую часть первого операнда (в данном примере - регистр 27). При этом, по шине 38 имитации нечетного регистра первого операнда формируется сигнал, который поступает через элемент ИЛИ 35 на дешифратор 34 и совместно с четным кодом, указанным в k-разрядном регистре 32 адреса пер12 вого операнда, дешифрируется на дешифраторе 34 в сигнал, поступающий на второй вход элемента И 36, соответствующего выбранному регистру общего 5 назначения (в данном примере - элемент И 36i). По шине 37 записи в регистры общего назначения выдается сигнал, который совместно с одним из выходов дешифратора 34 приводит к ера10 батыванию соответствующего элемента И 36 и формированию сигнала записи на стробирующем входе соответствующего регистра общего назначения (в данном примере - регистр 27f). Этим 15 заканчивается процесс сложения (вычитания) младших частей 2п-разрядных чисел. Процесс сложения (вычитания) старших частей 2п-разрядных чисел начинается с подачи по первой, вто₂₀ рой, третьей и четвертой шинам 15-18 управления сигналов, которые обеспечивают подачу на первый вход сумматора 1 старшей части первого операнда, присутствующей на втором входе ком25 мутатора 6, а на второй вход сумматора 1 старшей части второго операнда прямым кодом (в случае операции сложения) или обратным кодом (в случае операции вычитания), находящегося на ,₃₀ третьем входе (в случае режима регистр-регистр) или на втором входе (в случае режима память-регистр) коммутатора 7. При этом по шине 12 условного переноса выдается сигнал, который открывает по первому входу ³⁵ элемент И 23 и при наличии переноса, образовавшегося при сложении младших частей операндов, данный перенос через элемент ИЛИ 24 подается на дополнительный вход младшего разряда сумма⁴⁰ тора 1. Таким образом, перенос, образовавшийся при сложении младших частей операндов, учитывается в процессе сложения старших частей операндов. При окончании процесса суммирования старших частей результата суммирования аналогично результату суммирования младших частей операндов через коммутатор 5 поступает на первый вход блока 2 местной памяти и записыт вается на четный регистр общего назначения (в данном примере в регистр 27о)·. Отличие заключается в том, что при записи старшей части результата по шине 38 имитации нечетного регист55 ра первого операнда сигнал не выдается и на дешифратор 34 поступает четный код регистра 32. Процессом записи старшей части результата операции заυ

8ЭОЗЭО и канчивается выполнение операции сложения (вычитания) 2п~разрядных чисел. Процесс выполнения операции сложения (вычитания) η-разрядных чисел аналогичен процессу сложения (вычитания) младших частей 2п-разрядных операндов. Отличие состоит в том, что первый и второй операнд могут располагаться как в четном, так и нечетном регистрах общего назначения, а значит в k-разрядном регистре 32 адреса первого операнда’ может быть принят и нечетный код, определяющий адрес первого операнда.и результата операции, поэтому при записи в регистры общего назначения результата операции сигнал по шине 38 имитации нечетного регистра первого операнда на выдается. Кроме того, при выполнении операции сложения (вычитания) η-разрядных чисел запоминать перенос из старшего разряда нет необходимости, поэтому сигналы по шинам 12 и- 14 в этом случае не выдаются.

Предлагаемое арифметико-логическое устройство позволяет увеличить производительность вычислений за счет параллельной и одновременной выборки и посылки на сумматор первого и второго операндов из блока местной памяти, а также за счет возможности аппаратной реализации операций с удвоенной разрядностью на η-разрядном сумматоре. Параллельная и одновременная выборка двух операндов позволяет уменьшить время выполнения операции типа сложения (вычитания) для формата регистррегистр в 1,52 раза. Аппаратная реализация операций типа сложения (вычитания) с удвоенной разрядностью на η-разрядном сумматоре может обеспечить повышение быстродействия для таких операций в 10-12 раз.

Claims (2)

1. Изобретение относитс  к вычислительной технике и предназначено дл  построени  быстродействующих вычислительных машин. Известно арифметико-логическое устройство, содержащее основную пам ть , включающую восемь регистров общего назначени , сумматор, регистр адреса и регистр назначени  основной пам ти, регистр второго операнда, схе му преобразовани  второго операнда, триггер переноса ll . Недостатком данного арифметико-логического устройства  вл етс  то, что регистры общего назначени  аппаратно вход т в состав основной пам ти, поэтому врем  обращени  к данным регист рам равно времени обращени  к  чейкам основной пам ти, что исключает возможность использовани  их в качестве сверхоперативной пам ти. Кроме того, основна  пам ть и в том числе регистры общего назначени  имеют одну выходную магистраль, что исключает возможность параллельной выборки из регистров общего назначени  сразу двух операндов дл  выполнени  операции над ними (отсутствуют операции формата регистр-регистр ). Указанные недостатки существенно снижают- быстродействие данного устройства. Наиболее близко к предлагаемому по технической сущности арифметико-логическое устройство процессора ЦВМ модели 50 системы ЗбО фирмы IBM, содержащее сумматор, схему сдвига сумматора , регистр результата на триггерах временного хранени , селекторы (коммутаторы ) -первого, второго операндов и результата, регистры первого и второго операндов, местную пам ть и выходную шину сумматора. Причем входы сумматора соединены с выходами коммутаторов первого и второго операндов, а выход сумматора соединен со входом схемы сдвига, выход которой соединен со входом коммутатора результата. Выход коммутатора результата соединен 3 со входом регистра результата, выход которого через выходную шину сумматора соединен со входами регистров первого и второго операндов 2 . . Недостатком такого устройства  вл етс  то, что нельз  выполн ть операцию с двойной точностью из-за отсутстви  св зи старшего разр да сумматора с младшим через схему переноса в младший разр д, результат операции из сумматора отсылаетс  в блок местной пам ти не только через.селектор результата, а через регистр на триггерах временного хранени . Кроме того, первый и второй операнды при выполнении команды в формате регистррегистр выбираютс  из блока местной пам ти не одновременно, а последовательно друг за другом и помещаютс  в регистры первого и второго операнда. Все эти недостатки снижают производительность данного устройства. Цель изобретени  - повышение быстр действи  арифметико-логического устройства двухадресной ЦВМ. Поставленна  цель достигаетс  тем, что арифметико-логическое устройство двухадресной ЦВМ, содержащее сумматор бло местной пам ти, первый и второй регистры второго операнда, коммутаторы результата, первого и второго операндов , преобразователь пр мого кода в обратный, причем выход коммутатора первого операнда соединен с первым входом сумматора, второй.вход которого соединен с выходом преобразовател  пр мого кода в обратный, информационный вход которого соединен с выходом коммутатора второго операнда первый и второй информационные входы которого соединены с выходами первого и второго регистров второго операнда соответственно, первый информационный вход коммутатора первого операнда соединен с информационной магистралью первого операнда устройства, перва , втора , треть  шины управлени  коммутаторов и шина управлени  р работой преобразовател  пр мого кода fit обратный устройства соединены с уп равл ющими входами коммутаторов первого операнда, второго операнда, результата и преобразовател  пр мого кода 8 обратный соответственно, соде жит узел переноса в младший разр д сумматора, первый вход которого соед нен с выходом переноса из старшего разр да сумматрра, дополнительный вход младшего разр да которого соеди нен с выходом узла переноса в младший разр д сумматора, второй, третий и четчет вертый входы узла переноса соединены с шинами условного переноса, имитации переноса и такта устройства соответственно , выход сумматора соединен с информационным входом коммутатора результата, выход которого соединен с первым информационным входом блока местной пам ти, второй информационный вход которого соединен с входами первого и второго pieгистров второго операнда и информационной магистралью второго операнда устройства, первый , второй, третий и четвертый выходы блока местной пам ти соединены со вторым и третьим информационными входами коммутатора первого операнда и третьим и четвертым информационным входами коммутатора второго операнда соответственно, апервый и второй входы управлени  блока местной пам ти подключены к шинам записи в регистры и имитации нечетного регистра первого операнда устройства соответственно. Кроме того, блок местной пам ти содержит i п-разр дных регистров общего назначени  (i 1, 2, ..., 2, k 1,2, 3, .... п), коммутаторы четных и нечетных регистров первого и второго операндов, k-разр дный регистр адреса первого операнда, (k-l) - разр дный регистр адреса второго операнда , дешифратор, элемент ИЛИ и i элементов И, первые входы которых соединены с первым входом управлени  блока , а вторые входы - с выходами дешифратора соответственно, (k-1) входов которого соединены с управл ющими входами коммутаторов нечетных и четных регистров первого операнда и с (k-l) выходами К-разр дного регистра адреса первого операнда соответственно , К-й выход которого соединен С первым входом элемента ИЛИ, второй вход которого соединен со вторым входом управлени  блока, а выход соединен с k-M входом дешифратора, выходы (k-т)-разр дного регистра адреса второго операнда соединены с управл ющими входами коммутаторов нечетных и четных регистров второго операнда соответственно, выходы нечетных регистров общего назначейй  блока соединены со входами коммутаторов нечетных регистров первого и второго операндов соответственно, выходы четных регистров общего назначени  соединены со входами коммутаторов чет58 ных регистров первого и второго операндов соответственно, выход коммутатора четных регистров первого операнда соединен с первым выходом блока , второй выход которого соединен с выходом коммутатора нечетных регистров первого операнда, выход коммутатора четных регистров второго операнда , соединен с третьим выходом блока, четвертый выход которого соединен с выходом коммутатора нечетных регистров второго операнда, первый информационный вход блока соединен с информационными входами регистров общего назначени  , управл ющие входы которых соединены с выходами элементов И соответственно, второй информационный вход блока соединен с входами k-разр дного регистра адреса первого операнда и (k-1)-разр дного регистра адреса второго операнда. На фиг. 1 представлена блок-схема арифметико-логического устройства двухадресной ЦВМ; на фиг. 2 - структурна  схема преобразовател  пр мого кода в обратный; на фиг. 3 - струк турна  схема переноса в младший разр д сумматора; на фиг. - структур на  схема блока местной пам ти. Арифметико-логическое устройство двухадресной ЦВМ содержит сумматор 1 блок 2 местной пам ти, первый регистр 3 второго операнда, второй регистр k второго операнда, коммутатор 5 результата , коммутатор 6 первого операнда , коммутатор 7 второго операнда, преобразователь 8 пр мого кода в обратный , узел 9 переноса в младший разр д сумматора. Выходы сумматора 1 соединены с входами коммутатора 5 результата, выход которого соединен с первым входом блока 2 местной пам ти , второй вход которого соединен со входами первого регистра 3 второго операнда, второго регистра k второго операнда и с информационной магистралью второго операнда 10 основной пам ти. Выходы первого регистра 3 вто рого операнда и второго регистра Ц второго операнда соединены с первым и вторым входами коммутатора 7 второго операнда, третий и четвертый входы которого соединены с третьим и четвер тым выходами блока 2 местной пам ти. Выход коммутатора 7 второго операнда соединен с входом преобразовател  8 пр мого кода в обратный, выход которого соединен со вторым входом сумматора 1. К первому входу коммутатора 0 6 первого операнда подключена информационна  магистраль первого операнда 11 специальных регистров, ко второму и третьему входу - первый и второй выходы блока 2 местной пам ти. Выход коммутатора 6 первого операнда соединен с первым входом сумматора 1, выход переноса из старшего разр да которого соединен с первым входом узла 9 переноса в младший разр д сумматора , выход которого соединен с дополнительным входом младшего разр да сумматора 1. Ко. второму, третьему и четвертому входу узла 9 переноса в младший разр д сумматора подключены соответственно шина 12 условного переноса, шина 13 имитации переноса, шина k такта. Перва  шина 15, втора  16.треть  17, четверта  18 управлени  подключены соответственно к управл ющим входам коммутатора 6 первого операнда , коммутатора 7 второго операнда, коммутатора 5 результата и преобразовател  8 кода. Преобразователь 8 содержит элемент И-ИЛИ 19 и элемент НЕ 20, выход которого соединен с одним из входов первого элемента И элемента И-ИЛИ 19, другой вход первого элемента И которого соединен с четвертой шиной 18 управлени , котора  также подключена к одному из выходов второго элемента И элемента И-ИЛИ 19. Вход элемента НЕ 20 соединен со входом преобразовател  8 и с другим входом второго элемента И элемента И-ИЛИ 19, выход которого соединен с выходом преобразовател  8 пр мого кода в обратный. Узел 9 переноса в младший разр д сумматора содержит первый элемент НЕ 21, второй элемент НЕ 22, элемент И 23, элемент ИЛИ 2, первый элемент И-ИЛИ 25, второй элемент И-ИЛИ 2б, вы ход которого соединен со вторым входом элемента И 23 и первым входом первого элемента И второго элемента И-ИЛИ 2б. Первый вход элемента И 23 соединен с шиной 12 условного переноса, а выход - со вторым входом элемента ИЛИ 2k, на первый вход которого заведена шина 13 имитации переноса, а выход соединен с выходом узла 9 переноса., Вход первого элемента НЕ 21 соединен с шиной 1 такта и со вторым входом первого элемента И второго элемента И-ИЛИ 2б, а выход - со входом второго элемента НЕ 22 и со вторыми входами вторых элементов И первого и второго элементов И-ИЛИ 25 и 2б. Выход второго элемента НЕ 22 соединен со вторым входом первого элемента И первого элемента И-ИЛИ 25, первый вход которого соединен с входом узла 9 переноса. Выход первого элемента И-ИЛИ 25 соединен с первыми входами вторых элементов И первого и второго элементов И-ИЛИ 25 26. Tj и Tj  вл ютс  шинами записи в РОН и имитации нечетного регистра первого операнда устройства соответственно. Блок 2 местной пам ти содержит регистров 27o 27i-i общего назначени  (i четное), коммутатор 28 четных регистров первого операнда, коммутатор 29 нечетных регистров первого опе ( Злнда, коммутатор 30 четных регистров аторого операнда, коммутатора 31 нечетных регистров второго операнда, k - разр дный регистр 32 адреса первого операнда, (k-1) - разр дный регистр 33 адреса второго операнда, дешифратор 3, элемент ИЛИ 35, элементы И Збо-3б)1 , первые входы которых сое динены с шиной 37 записи в регистры общего назначени , а вторые входы с выходами дешифратора 3 соответстве но, k-1 входов которого соединены с управл ющими входами коммутатора 2В четных регистров первого операнда и коммутатора 29 нечетных регистров пер вого операнда и с (k-l) выхрдами k|эазр дного регистра 32 адреса первого операнда соответственно, k-тый выход которого соединен с первым входом элемента ИЛИ 35, второй вход которого соединен с шиной 38 имитации нечетного регистра первого операнда, а выход элемента ИЛИ 35 соединен с k-тым входом дешифратора Вход k-раз р дно го регистра 32 адреса первого операнда соединен с входом (k-1)-разр дного регистра 33 адреса второго операнда и со вторым входом блока 2 местной . пам ти. Выходы регистра 33 соединены с управл ющими входами коммутатора 32 четных регистров второго операнда и коммутатора 31 нечетных регистров второго операнда, при этом выходы нечетных регистров 27i , 275, 27 27;.| общего назначени  соединены со входами коммутаторов 29, 31 нечетных регистров первого и второго операндов , выходы четных регистров 27о, 272 27i, 27;.2 общего назначени  соединены со входами коммутаторов 28, 30 чет ных регистров первого и второго oneранда , выход коммутатора 28 четных ре гистров первого операнда соединен с первым выходом блока 2 местной пам ти , второй выход которого соединен с выходом коммутатора 29 нечетных регистров первого операнда, выход коммутатора 30 четных регистров второго операнда соединен с третьим выходом блока 2 местной пам ти, а выход коммутатора 31 нечетных регистров второго операнда соединен с четвертым выходом блока 2 местной пам ти, первый вход которого соединен с информационными входами регистров 27о , ... , 27; общего назначени , стробирующие входы которых соединены с выходами элементов И 36o-36i.,. При этом следует прин ть во внимание , что разр дность сумматора 1, первого 3 и второго регистров второго операнда, регистров 27o 27j-i общего назначени  составл ет п разр дов. Арифметико-логическое устройство двухадресной ЦВМ при выполнении операции сложени  (вычитани ) на п-разр дном сумматоре 1 2п-разр дных чисел , хран щихс  на п-разр дных регистрах 27о 27i-i общего назначени  блока 2 местной пам ти в режиме регистр-регистр , при котором 4 и П операнды наход тс  в блоке 2 местной пам ти, а результат операции замещают в блоке 2 местной пам ти J. операнда, работает следующим образом. В исходном состо нии на двух смежных регистрах (например, 27о и 27).() общегй назначени  находитс  2п-разр дный .1 операнд, а на двух других смежных регистрах (например, 27ьг и 27,1 ) общего назначени  находитс  2п-разр дный и II операнд, причем старшие части 2п-разр дных операндов наход тс  в регистрах с четными адресами (например, 27о и ), а младшие части операндов - в регистрах с нечетными адресами (например, 27} 27 ,. ). Выполнение операции начинаетс  с приема в блок 2 Местной пам ти по информационной магистрали 10 адресной части командного слова. К-разр дна  адресна  чисть командного слова, прин та  по информационной магистрали 10 из основной пам ти и определ юща  адрес X операнда и результата операции команды сложени  (вычитани ), помещаетс  в k-разр дный регистр 32 адреса 1 операнда. Поскольку старша  часть 2п-разр дного I операнда находитс  всегда в регистре общего назначени  с четным адресом, то k-разр д-на  часть командного слова, определ юща  адрес 1 операнда и результата 2празр дной операции всегда .имеет четный код. (К-1)-разр дна  адресна  часть ко мандного слова, определ юща  адрес I операнда помещаетс  в (k-l) разр дный регистр 33 адреса II операнда. Поскольку управл ющие входы коммутаторов 28-31 нечетных и четных регистров первого и второго операндов св заны только с k-1 выходами регистров 32 и 33 адреса I и И операнда (без учета младшего разр да), то од-новременно на выходе коммутатора 28 четных регистров первого операнда и коммутатора 29 нечетных регистров первого операнда будут присутствоват старша  и младша  части, соответственно , 2п-разр дного Т операнда, а на выходе.коммутатора 30 и на выхо де коммутатора 31 будут присутствовать старша  и младша  части, соответственно , 2п-разр дного II операнда . Если операци  сложени  (вычитани  выполн етс  не в режиме регистр-регистр , а в режиме пам ть-регистр, т.е. И операнд выбираетс  не из блока 2 местной пам ти, а из основной па м ти, то старша  и младша  части 2празр дного II операнда в Начале операции принимаютс  по информационной магистрали 10 из основной пам ти и помещаютс  в первый 3 и второй k регистры второго операнда. .Таким образом, перед выполнением непосредственно сложени  (вычитани ) на сумматоре 1 старша  и младша  части 2п-разр дного Т операнда наход тс  на первом и втором выходе местной пам ти, а значит и на втором и третьем входам коммутатора 6 первого операнда , старша  и младша  части 2п-. разр дного И операнда наход тс  на третьем к четвертом (в случае режима регистр-регистр) или на первом и втором (в случае режима пам ть-регистр) входах коммутатора 7 второго операнда На- первом входе коммутатора 6 присутствует информаци  специальных регистров , поступающа  по информационной ма . гистрали 11 и служаща  дл  выполнени операцйй с содержимым специальных регистров . Выполнение операции сложени  (вычитани ) 2п-разр дных чисел начинаетс  со сложени  (вычитани ) младших частей этих чисел. При этом по первой шине 15 управлени  в коммутатор 6 поступает код, который осуществл ет под ключение к выходу коммутатора 6 информации , присутствующей на третьем входе коммутатору 6, т.е. младшую часть 1 операнда. По второй шине 16 управлени  в коммутатор 7 поступает код, который осуществл ет подключение к выходу коммутатора 7 информации, присутствующей на четвертом входе коммутатора 7, если операци  сложени  (вычитани ) выполн етс  в режиме регистр-регистр . Если операци  сложени  (вычитани ) выполн етс  в режиме пам ть-регистр , то по второй шине 16 управлени  поступает код, который осуществл ет подключение к выходу коммутатора 7 информации второго регистра второго операнда, присутствующей на втором входе коммутатора 7Младша  часть первого операнда из коммутатора 7 передаетс  на первый вход сумматора 1, а при поступлении управл ющего кода по четвертой шине 18 управлени  младша  часть второго ., операнда из коммутатора 7 передаетс  на второй вход сумматора 1 пр мым кодом через элемент И-ИЛИ 19 (при выполнении операции сложени ) или обратным кодом через элемент НЕ 20 и элемент И-ИЛИ 19 (при выполнении операции вычитани ). При выполнении операции сложени  данна  операци  сводитс  к суммированию на сумматоре 1 кода первого операнда с Дополнительным кодом второго операнда. Аппаратно данный процесс реализуетс  путем сложени  кода первого операнда с обратным кодом второго операнда и прибавлением в сумматоре 1 к данной сумме единицы младшего разр да, подаваемой на дополнительный вход младшего разр да сумматора 1 с выхода узла 9 переноса в младший разр д сумматора. Данный сигнал формируетс  на элементе ИЛИ Z путем подачи управл ющего сигнала по шине 13 имитации переноса. При выполнении операции сложени  по шине 13 имитации переноса данный сигнал не формируетс  и единица младшего разр да на дополнительный вход младшего разр да сумматора не подаетс . Дальнейший процесс выполнени  операции спожени  и вычитани  идентичен. Процесс сложени  двух кодов младших частей 2 -разр дных операндов на сумматоре 1 заканчиваетс  формированием на выходе сумматора 1, а следовательно, и- на выходе коммутатора 5 результата, суммировани , а также на выходе переноса из старшего разр да сумматора 118 сигнала переноса (если таковой образуетс ). Данный сигнал поступает на первый вход узла 9 переноса в младший разр д сумматора, а именно на первый вход первого элемента И первого элемента И-ИЛИ 25 и запоминаетс  в  чейке пам ти, котора  состоит из первого и второго элементов НЕ 21 и 22, первого и второго эле Иентов И-ИЛИ 25 и 26. Данна   чейка пам ти работает следующим образом. При поступлении импульса по шине 1 такта, длительность которого равна расчетной длительности сложени  кодов на. сумматоре 1, элемент И-ИЛИ 2б запоминает состо ние своего выходного сигнала, отсутствие сигнала на выходе первого элемента НЕ 21 запрещает срабатывание элементов И элементов И-ИЛИ 25 и 26, входы которых соединены с вы ходом первого элемента НЕ 21, а сигнал на выходе второго элемента НЕ 22 обеспечивает подачу сигнала с первого входа узла 9 переноса на выход элемента И-ИЛИ 25. По окончании тактового импульса по шине также по вл ет с  сигнал на выходе первого элемента НЕ , который обеспечивает запоминание на элементе И-ИЛИ 25 состо ни  сигнала, имеющегос  на его выходе и передачу этого сигнала на выход элемента И-ИЛИ 2б и на второй вход элемента И 23. Данный элемент пам ти обе печивает запоминание входного сигнала по заднему фронту тактового импульса, поступающего по шине Т такта, что в данном случае существенно, поскольку процесс образовани  переноса из старшего разр да  вл етс  асинхронным с длительностью,равной длительнос ти всего процесса суммировани  на сум маторе 1. . Образовавша с  младша  часть резул тата суммировани  (вычитани ) передаетс  через коммутатор 5 результата по средством управлени  по третьей шине 17 управлени  на первый вход блока 2 местной пам ти и записываетс  в регистр обцего назначени , хран щий младшую часть первого операнда (в данном примере - регистр 27). При этом, по шине 38 имитации нечетного регистра первого операнда формируетс  сигнал, который поступает через элемент ИЛИ 35 на -дешифратор 3 и совместно с четным кодом, указанным в k-разр дном регистре 32 адреса первого операнда, дешифрируетс  на дешифраторе 3 в сигнал, поступающий на второй вход элемента И Зб, соответствующего выбранному регистру общего назначени  (в данном примере - элемент И Зб|). По шине 37 записи в регистры общего назначени  выдаетс  сигнал, который совместно с одним из выходов дешифратора 3 приводит к срабатыванию соответствующего элемента И 36 и формированию сигнала записи на стробирующем входе соответствующего регистра общего назначени  (в данном примере - регистр 27jO. Этим заканчиваетс  процесс сложени  (вычитани ) младших частей 2п-разр дных чисел. Процесс сложени  (вычитани ) старших частей 2п-разр дных чисел начинаетс  с подачи по первой, второй , третьей и четвертой шинам 15-18 управлени  сигналов, которые обеспечивают подачу на первый вход сумматора 1 старшей части первого операнда, присутствующей на втором входе коммутатора 6, а на второй вход сумматора 1 старшей части второго операнда пр мым кодом (в случае операции сложени ) или обратным кодом (в случае операции вычитани ), наход щегос  на третьем входе (в случае режима регистр-регистр ) или на втором входе (в случае режима пам ть-регистр) коммутатора 7. При этом по шине 12 условного переноса выдаетс  сигнал, который открывает по первому входу элемент И 23 и при наличии переноса, образовавшегос  при сложении младших частей операндов, данный перенос через элемент ИЛИ 2k подаетс  на дополнительный вход младшего разр да сумматора 1. Таким образом, перенос, образовавшийс  при младших частей операндов, учитываетс  в процессе сложени  старших частей операндов . При окончании процесса суммировани  старших частей результата сум .мировани  аналогично результату суммировани  младших частей операндов через коммутатор 5 поступает на первый вход блока 2 местной пам ти и записыт ваетс  на четный регистр общего назначени  (в данном примере в регистр 27о)-. Отличие заключаетс  в том, что при записи старшей части результата по шине 38 имитации нечетного регистра первого операнда сигнал не выдаетс  и на деши(атор 3 поступает четный код регистра 32. Процессом записи старшей части результата операции заканчиваетс  выполнение операции сложени  (вычитани ) 2п-разр дных чисел. Процесс выполнени  операции сложени  (вычитани ) п-разр дных чисел ана логичен процессу сложени  (вычитани ) младших частей 2п-разр дных операндов Отличие состоит в том, что первый и второй операнд могут располагатьс  как в четном, так и нечетном регистрах общего назначени , а значит в k-разр дном регистре 32 адреса первого операнда может быть прин т и нечет ный код, определ ющий адрес первого операнда.и результата операции, поэтому при записи в регистры общего назначени  результата операции сигнал по шине 38 имитации нечетного регистр первого операнда на выдаетс . Кроме того, при выполнении операции сложени  (вычитани ) п-разр дных чисел запоминать перенос из старшего разр да нет необходимости, поэтому сигналы по шинам 12 и- в этом случае не выдаютс . Предлагаемое арифметико-логическое устройство позвол ет увеличить производительность вычислений за счет пара лельной и одновременной выборки и посылки на сумматор первого и второго операндов из блока местной пам ти, а также за счет возможности аппаратной реализации операций с удвоенной разр дностью на п-разр дном сумматоре. Параллельна  и одновременна  выборка двух операндов позвол ет уменьшить врем  выполнени  операции типа сложени  (вычитани ) дл  формата регистррегистр в 1,5-2 раза. Аппаратна  реализаци  операций типа сложени  (вычитани ) с удвоенной разр дностью на п-разр дном сумматоре может обеспечить повышение быстродействи  дл  таких операций в 10-12 раз. Формула изобретени  1. Арифметико-логическое устройство двухадресной ЦВМ, содержащее сумматор блок местной пам ти, первый и второй регистры второго операнда, коммутаторы результата, первого и второго операндов , преобразователь пр мого кода в обратный, причем выход коммутатора первого операнда соединен с первым входом сумматора, второй вход которого соединен с выходом преобразовател  пр мого кода в обратный, информационный вход которого соединен с выходом коммутатора второго операнда, первый и второй информационные входы которого соединены с выхвдами первого и второго регистров второго операнда соответственно , первый информационный вход коммутатора первого операнда соединен с информационной магистралью первого операнда устройства, перва , втора , треть  шины управлени  коммутаторов и шина управлени  работой преобразовател  пр мого кода в обратный устройства соединены с управл ющими входами коммутаторов первого операнда, второго операнда, результата и преобразовател  пр мого кода в обратный соответственно , отличающеес  тем, что, с целью повышени  быстродействи , устройство содержит узел переноса в младший разр д сумматора, первый вход которого соединен с выходом переноса из старшего разр да сумматора, дополнительный вход младшего разр да которого соединен с выходом узла перено- са в младший разр д сумматора, второй, третий и четвертый входы узла переноса соединены с шинами условного переноса ,имитации переноса и такта устройства соответственно, выход сумматора соединен с информационным вхо-. дом коммутатора результата, выход которого соединен с первым информационным входом блока местной пам ти, второй информационный вход которого соединен с входами первого и второго регистров второго операнда и информационной магистралью второго операнда устройства, первый, второй, третий и четвертый выходы блока местной пам ти соединены со вторым и третьим информационными входами коммутатора первого операнда и третьим и четвертым информационными входами коммутатора второго операнда соответственно, а первый и второй входы управлени  блока местной пам ти подключены к шинам записи в регистры и имитации нечетного регистра первого операнда устройства соответственно. 2. Устройство по п. 1, отличающеес  тем, что блок местной пам ти содержит i п-разр дных регистров общего назначени  (,2, ..., 2, k 1, 2, 3, ..., п), коммутаторы четных и нечетных регистров первого и второго операндов, k-Da3р дный регистр адреса первого операнда , (k-1)-разр дный регистр адреса второго операнда, дешифратор, элеент ИЛИ и i элементов И, первые входы которых соединены с первым входом управлени  блока, а вторые входы - с выходами дешифратора соответственно, (k-1) входов которого соединены суправл ющиж входами коммутаторов нечет ных и четных регистров первого oneранда и с (k-1) выходами k-разр дного регистра адреса первого операнда соответственно , k-й выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен со вторым входом управлени  блока, а выход соединен с k-м входом дешифратора, выходы (k-l)-paзp днoгo регистра адреса второго операнда срединены с управл ющими входами коммутаторов нечетных и четных регистров второго операнда соответственно, выходы нечетных регистров общего назначени  блока соединены со входами коммутаторов нечетных регистров первого и второго операндов соответственно, выходы четных регистров общего назначени  соединены со входами KOMMyTatopoB чет ных регистров первого и второго опера ндов соответственно, выход коймутатора четных регистров первого опе0 .16 ранда соединен с первым выходом блока второй выход которого соединен с выходом коммутатора нечетных регистров первого операнда, выход коммутатора четных регистров второго операнда соединен с третьим выходом блока, четвертый выход которого соединен с выходом коммутатора нечетных регистров второго операнда, первый информационный вход блока соединен с информационными входами регистров общего назначени , управл ющие входы которых соединены с выходами элементов И соответственно, второй информационный вход блока соединен с входами k-разр дного регистра адреса первого операнда и (k-1)-pa3р дного регистра адреса второго операнда . Источники информации, прин тые во внимание при экспертизе 1.Флорес А. Организаци  вычислительных машин. Мир, 1972, с. рис. 11.i.l
2. 2.Хассон С. Микропрограммное управление .Мир, вып. 2, 197, с. UA168 , рис. 8.1., 8.2, 8.9 (прототип)

   х/

   .1

   Г

   8 1

   18

   r

   I

   /J

   ;j

   26

   IIЛИI

   II

   U7.2

   1

   Я З;

   Г7

   T1

   22

   ill: ui. J