Claims (2)
Изобретение относитс к автоматик и вычислительной технике и может бы использовано при построении двоичнодес тичных преобразователей. Известен преобразователь двоичнодес тичных чисел в двоичные l, содержащий двоичные полные сумматоры, включенные последовательно по нарастанию двоичных разр дов. Недостаток известного устройства состоит в большом объеме аппаратуры. Наиболее близким решением по технической сущности и достигаемому результату к изобретению вл етс преобразователь двоично-дес тичного кода в двоичный 2, содержащий блок суммировани , выполненный на многовходовых одноразр дных сумматорах, ин формационные выходы которых вл ютс разр дными выходами преобразовател , а выход переноса i-ro многовходового одноразр дного сумматора (()) где п - число разр дов двоичного кода , соединен с входом переноса (i+1)ГО многовходового одноразр дного сумматора , вход j-ro разр да ()-ro Дес тичного разр да преобразовател () соединен с входами многовходовых одноразр дных сумматоров, в соответствии с весами единичных значений двоичного представлени числа z --io -l Недостаток данного преобразовател состоит в относительно большой сложности , св занной с большим числом входов суммирующего блока. Целью изобретени вл ютс упрощение преобразовател и уменьшение его аппаратурных затрат. Поставленна цель достигаетс тем, что преобразователь двоично-дес тичного кода в двоичный, содержащий блок суммировани , выполненный на многовходовых одноразр дных сумматорах, информационные выходы которых вл ютс разр дными выходами преобразовател , а выход переноса i-ro многовходового одноразр дного сумматора (i-1 (n-l)). .8 где n - число разр дов двоимного кода , соединен с входом переноса (i+l)го многовходового одноразр дного сумматора , вход j-ro разр да ()k-ro дес тичного разр да преобразовател () соединен с входами многовходовых одноразр дных сумматоров, в соответствии с весами единичных значений двоичного представлени числа . , дополнительно содержит группу элементов НЕ, входы которых соединены соответственно с входами q-ro дес тичного разр да преобразовател (), где m - число дес тичных разр дов преобразовател , j-й вход q-ro дес тичного разр да преобразовател соединен с входом т-го многовходового одноразр дного сумматора (m llog -Ю С+1+J) и входами многовходовых одноразр дных сумматоров в соответствии с единичными значени ми р младших разр дов двоичного представлени числа 2 10 (гдер номер старшего нулевого разр да), выход j-ro элемента НЕ q-ro дес тичного разр да группы соединен с входом многовходового одноразр дного сумматора , в соответствии с весом (р+.1)-го разр да двоичного представлени числа 2 -10 , дополнительный вход введени константы преобразовател соединен с входом многовходового одноразр дного сумматора в соответствии с весом (р+1)-го разр да двоичного представлени числа 10 5 и с входами многовходовых одноразр дных сумматоров , с весами, большими веса (р+1)-го разр да, кроме многовходовых однораз р дных сумматоров, подключенных вхо дами к выходам элементов НЕ группы. На чертеже представлена блок-схем предлагаемого устройства на примере преобразовани четырехразр дного дво ично-дес тичного числа. Преобразователь содержит входы Iразделенные по тетрадам, соответству щим разр дам дес тичного числа, причем нулевым входам соответствуют ве са 1, 10, 100, 1000, суммирующий блок 5, информационные выходы 6 преобразовател , многовходовые одноразр дные сумматоры 7 группу элементов НЕ 8 и дополнительный вход 9 введени константы. Алгоритм преобразовани основан на замене дес тичных весов, начина с четвертой тетрады ближайшими больш ми значени ми двоичных разр дов, при чем последние дополн ютс таким об . 4 азом, чтобы избыток над значением ес тичного числа также был равен веу двоичного разр да. Например, дес ичный вес 1000 замен етс на 1000+32, Гашение избыточных чисел, введенных в суммирующий блок, осуествл етс путем прибавлени контанты , вызывающей переполнение сумирующего блока. Работу устройства проиллюстрируем а следующем примере При поступлении на входы дес тичого числа 1000, представленного в воично-дес тичном коде, на левый ход четвертой декады подаетс значеие , равное 1. Левый вход четвертой екады соединен с входами многовхоовых одноразр дных сумматоров 7 с ноерами и 1 11, а также с одним из входов блока элементов НЕ 9, вход коорого соединен с многовходовым одноазр дным сумматором с номером . В рассматриваемом случае на входы блока суммировани поступают следующие коды: С - константа, поступающа с Дбпол« нительного входа 9 и равна: С 11111000100000, а - код, поступающий с входом 1- устройства и равный: а 0001 00 0000 ЮОО; Ь - код, поступающий с выхода группы элементов НЕ 8 и равный Ь 00000111000000. Результат на выходах 6 преобразовател равен сумме перечисленных выше кодов без учета переноса со старшего разр да С + а + Ь 11111000100000 + 00010000001000 00000111000000 00001111101000, который представл ет входное число 1000 в двоичной системе счислени . Число, добавл емое к значению стар шего двоичного разр да, равно младшим разр дам двоичного представлени веса дес тичного разр да. Причем эта группа разр дов ограничиваетс разр дом , имеющим нулевое значение в старшей группе разр дов. Действительно, дл того чтобы получить число 1032 из числа 1000 1111101000 - 1000 1 32 10000001000 1032 Необходимо вызвать переполнение при сложении. Дл этого необходимо прибавить единицу в разр д, содержащий младшую единицу в группе, состо щую из одних единиц. Младша группа разр дов числа 1000 и 1032 совпадает. Квадратом выделен разр д, ограничивающий младшую группу разр дов. Использование группы элементов НЕ и новых св зей между компонентами вы годно отличает предлагаемое устройство от указанного прототипа, так как позвол ет сократить общие аппара турные затраты. Дл приведенной на чертеже схеме устройства, предназначенного в качестве примера, дл преобразовани - четырехразр дного двоично-дес тичного числа в. двоичный ко количество входов дл многовходовых одноразр дных сумматоров сократилось Так, например, в многовходовом одноразр дном сумматоре с номером по схеме прототипа необходимо, без учета количества входов дл организа ции многоуровневого переноса с много входового одноразр дного сумматора с номером , четыре входа. В предлагаемом устройстве, как видно из схемы, задействовано всего два входа Аналогично, в схеме прототипа дл многовходового одноразр дного сумматора с номером необходимо шесть входов, а в предлагаемом устройстве задействовано три входе. Обща экономи количества входов в предлагаемом устройстве без учета многоуровневого переноса составл ет шесть входов Формула изобретени Преобразователь двоично-дес тичного кода в двоичный, содержащий блок суммировани , выполненный на многовходовых одноразр дных сумматорах, информационные выходы которых вл ютс разр дными выходами преобразовател , а выход переноса i-ro многовходового одноразр дного сумматора ( (п-1)), где п - число разр дов двоичного кода 8 6 соединен с входом переноса (i+l)-ro многовходового одноразр дного сумматора , вход j-ro разр да (j )k-ro дес тичного разр да преобразовател , () соединен с входами многовходовых одноразр дных сумматоров в соответствии с весами единичных значений двоичного представлени числа 2. , отличающийс тем, что, с целью упрощени преобразовател и уменьшени его аппаратурных затрат, он содержит группу элементов НЕ, входы которых соединены соответственно с входами q-ro дес тичного разр да преобразовател ( т) где m - число дес тичных разр дов преобразовател , j-й вход q-ro дес тичного разр да преобразовател соединен с входом т-го многовходового одноразр дного сумматора (m 3log2 lOf C+l+j) и входами многовходовых одноразр дных сумматоров, в соответствии с единичными значени ми р младших разр дов двоичного представлени числа 10 V (где р - номер старшего нулевого разр да), выход j-ro элемента НЕ q-ro дес тичного разр да группы соединен, с входом многовходового одноразр дного сумматора в соответствии с весом (р+1)-го разр да двоичного представлени числа , дополнительный вход введени константы преобразовател соединен с входом многовходового одноразр дного сумматора в соответствии с весом (р+1)-го разр да двоичного представлени числа 109 и с входами многовходовых одноразр дных сумматоров с весами, большими веса (р+1)-го разр да, кроме многовходовых одноразр дных сумматоров, подключенных входами к выходам элементов НЕ группы. Источники информации, прин тые во внимание при экспертизе 1,Патент США № 3705299. кл. 235-155, опублик. 1975. The invention relates to automation and computing and can be used in the construction of binary fractional converters. A known converter of binary numbers into binary l, containing binary full adders, connected in series in increment of binary bits. A disadvantage of the known device is a large amount of equipment. The closest solution to the technical essence and the achieved result of the invention is a converter of a binary-decimal code to binary 2, containing a summation block, performed on multiple-input single-digit adders, the information outputs of which are the bit outputs of the converter, and the transfer output i- ro multi-input one-bit adder (()) where n is the number of bits of the binary code, connected to the transfer input (i + 1) of the multi-input one-bit single-adder, input j-ro of the () -ro The converter () is connected to the inputs of multi-input single-digit adders, in accordance with the weights of the unitary values of the binary representation of the number z --io -l. The disadvantage of this converter is the relatively large complexity associated with the large number of inputs of the summing block. The aim of the invention is to simplify the converter and reduce its hardware costs. This goal is achieved by converting a binary-decimal code into a binary one, containing a summation block, performed on multi-input single-digit adders, whose information outputs are bit outputs of the converter, and the transfer output of the i-ro multi-input single-digit adder (i-1 (nl)). .8 where n is the number of bits of the double code, is connected to the transfer input (i + l) of the multi-input single-bit adder, the input of the j-th bit () is the k-ro ten-bit converter () connected to the inputs of the multi-one-bit adders, according to the weights of the unit values of the binary representation of a number. It additionally contains a group of NOT elements whose inputs are connected respectively to the inputs q-ro of the decimal bit of the converter (), where m is the number of decimal bits of the converter, the jth input of the q-ro of the tenth bits of the converter is connected to the input of m of the multi-input one-bit adder (m llog -YC + 1 + J) and the inputs of the multi-input one-bit adders in accordance with the unit values p of the lower bits of the binary representation of the number 2 10 (gder number of the highest zero-bit), output j- ro element NOT q-ro of the tenth bit group ppa is connected to the input of the multi-input single-digit adder, in accordance with the weight (p + .1) of the binary representation of the number 2 -10, the auxiliary input of the input of the constant of the converter is connected to the input of the multi-input one-bit adder according to the weight (p + 1 The) -th bit of the binary representation of the number 10 5 and with the inputs of multiple-input single-digit adders, with weights larger than the weights of the (p + 1) -th bit, except for multi-input single-bit adders connected by inputs to the outputs of the elements of the NOT group. The drawing shows the block diagrams of the proposed device by the example of converting a four-bit double-decimal number. The converter contains inputs I divided into tetrads corresponding to the digit of the decimal number, with zero inputs corresponding to 1, 10, 100, 1000, the summing block 5, information outputs 6 of the converter, multi-input single-digit adders 7 a group of elements HE 8 and an additional input 9 introducing constants. The conversion algorithm is based on the replacement of decimal weights, starting with the fourth tetrad with the nearest large values of binary digits, and the latter are complemented with such vol. 4 in order that the excess over the value of an actual number also be equal to the value of the binary digit. For example, the decimal weight of 1000 is replaced by 1000 + 32. Suppression of the excess numbers entered in the summing block is accomplished by adding a constant that causes the summing block to overflow. We illustrate the operation of the device in the following example. When entering the inputs of the decimal number 1000, represented in the military decimal code, the value of 1 is applied to the left turn of the fourth decade. The left input of the fourth decade is connected to the inputs of multiple one-bit adders 7 with jacks and 1 11, as well as with one of the inputs of the HE block of elements 9, the input of the coordinate is connected to a multi-input single-bit adder with a number. In this case, the following codes arrive at the inputs of the summation unit: C is a constant coming from Dbpol of the active input 9 and is equal to C 11111000100000, and is the code coming from the input of the 1 device and is equal to: a 0001 00 0000 YuOO; L is the code coming from the output of the group of elements NOT 8 and equal to L 00000111000000. The result at the outputs 6 of the converter is equal to the sum of the codes listed above excluding the transfer from the higher bit C + a + L 11111000100000 + 00010000001000 00000111000000 00001111101000, which represents the input number 1000 in binary number system. The number added to the value of the older binary digit is equal to the lower digit of the binary representation of the weight of the decimal place. Moreover, this group of bits is limited to a bit having a zero value in the highest bit group. Indeed, in order to get the number 1032 from the number 1000 1111101000 - 1000 1 32 10000001000 1032 It is necessary to cause an overflow when adding. To do this, it is necessary to add a unit to a bit containing the lowest one in the group consisting of one units only. The younger group of digits of the number 1000 and 1032 coincides. A square is allocated a bit, limiting the younger group of bits. The use of a group of NOT elements and new connections between components advantageously distinguishes the proposed device from the indicated prototype, since it allows reducing the total hardware costs. For an exemplary device diagram in the drawing, for converting a four-digit binary-decimal number to. binary number of inputs for multi-input single-digit adders decreased For example, in a multi-input single-bit adder with a number according to the prototype scheme, it is necessary, without taking into account the number of inputs, to organize a multi-level transfer from a multi-input single-digit adder with four inputs. In the proposed device, as can be seen from the scheme, only two inputs are involved. Similarly, the prototype circuit for a multi-input single-digit adder with the number requires six inputs, and in the proposed device three inputs are involved. The total saving of the number of inputs in the proposed device without multilevel transfer is six inputs. Formula of the invention A binary-decimal code to binary converter, containing a summation block, performed on multi-input single-digit adders, whose information outputs are bit-outputs of the converter, and the transfer output i-ro multi-input single-bit adder ((p-1)), where n is the number of bits of the binary code 8 6 connected to the transfer input (i + l) -ro of the multi-input single-bit adder , the j-ro input of the (j) k-ro decimal converter, () is connected to the inputs of multi-input single-digit adders in accordance with the weights of unit values of the binary representation of the number 2., characterized in that, in order to simplify the converter and reduce its hardware costs, it contains a group of elements NOT, the inputs of which are connected respectively to the inputs q-ro of the decimal discharge of the converter (t) where m is the number of the decimal bits of the converter, j-th input of the q-ro tenth of the converter connected to the entrance of t-go multi-input single-bit adder (m 3log2 lOf C + l + j) and inputs of multi-input single-bit adders, in accordance with the unit values p of the lower bits of the binary representation of 10 V (where p is the number of the highest zero-bit), output j- The ro element of the NOT q-ro ten-bit group is connected to the input of a multi-input single-bit adder in accordance with the weight of the (p + 1) th digit of the binary representation of a number, the auxiliary input of the input of a constant converter is connected to the input of a multi-input one-bit adder in c According to the weight (p + 1) of the binary representation of the number 109 and with the inputs of multi-input single-bit adders with weights larger than the weights of the (p + 1) -th digit, except for multi-input single-digit adders connected by the inputs to the outputs of the elements NOT groups. Sources of information taken into account in examination 1, US Patent No. 3705299. cl. 235-155, published. 1975.
2.Авторское свидетельство СССР If it51991, кл. G Об F 5/02, 1973 (прототип ).2. The author's certificate of the USSR If it 51991, cl. G About F 5/02, 1973 (prototype).