SU886003A1 - Устройство дл синтеза тестов - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ СИНТЕЗА ТЕСТОВ

I

Изобретение относитс  к вычислительной технике.

Известны устройства, позвол кщие генерировать провер ющие тесты дл  дискретных схем по их математическим модел м и модел м неисправностей ti3

В силу неадекватности схемы и модели , имеи цей место в р де случаев, синтезированные таким образом тесты  вл ютс , фактически, тестами дл  модели и не всегда тестами дп  самой схемы Это составл ет принципиальный недостаток таких устройств. Преодолеть указанную трудность можно путем синтеза геста по типовому заведомо исправному модулю. Однако такие устройства этого не позвол ют.

Наиболее близким техническим решением к предлагаемому  вл етс  устройство , с помощью которого тест синтезируют по физическому модулю имитацией неисправностей в .интегральных схемах 2.

Однако указанным устройством не гарантируетс  полнота синтезированного теста синтез теста занимает чрезвычайно много BpeMeHHi синтезированный тест оказываетс  излишне длинным.

Первый недостаток объ сн етс  тем, что сравнение сигналов исправного модул  с имитируемыми неисправност ми в блоке сравнени  осуществл етс  на уровне интегральных схем, а на уров10 не модулей (навыходах интегральных схем, а не на выходах модулей интегральных схем), и, таким образом, не гарантируетс  транспортировка неисправностей на фиксированном входном

15 наборе к выходам модул . Это ведет к тому, что тест, полученный без учета возможности транспортировки неисправности, многие неисправности не обнаруживает. Второй недостаток

20 обусловлен тем, что дл  многовходовых модулей, содержащих элементы шестого и более высокого рангов, генераци  тестов на случайных набо3 pax оказываетс  неэффективной. Трети недостаток объ сн етс  отсутствием возможности оптимизации теста при помощи функциональных блоков устройства . Цель изобретени  - увеличение пол . ноты контрол . Дл  достижени  поставленной цели в устройство дл  синтеза тестов, содержащее блок управлени , блок управ лени  имитацией неисправностей, имитатор неисправностей,формирователь сигналов, генератор псевдослучайных последовательностей, синхронизатор, блок дискриминаторов, блок сравнени  регистр результата, первый блок усийителей , счетчик неисправностей, при чем выход формировател  сигналов неисправностей  вл етс  первым выходом устройства, первый вход формирователей сигналов подключен к выходу генератора псевдослучайных последовательностей , первый вход которого сое динен с первым выходом синхронизатора , второй выход которого подключен ко второму входу формировател  сигналов , третий вход которого соединен с первым управл ющим выходом блока управлени , второй, третий, четвертый и п тый управл ющие выходы которого подключены соответственно к первому входу синхронизатора, объединенного со вторьм входом генератора псевдослучайных последовательностей, к nepJBOMy входу блока дискриминаторов, к первому входу блока сравнени  и ко входу запуска блока управлени  имитацией неисправностей, первый вход блока управлени  подключеп к первому выходу блока дискриминаторов второй выход которого соединен со вторым входом блока сравнени , третий вход которого  вл етс  входом сигнала эталона устройства, сигнальный вход блока дискриминаторов  вл етс  вторым входом устройства, импульсный вход блока управлени  объединен со входом запуска блока управлени  имитацией неисправностей, первый вход запуска блока управлени  подключен к первому выходу счетчика неисправностей , вход которого подключен к первому входу имитатора неисправностей и к выходу блока управлени  имитацией неисправностей, второй выход счетчика неисправностей подключен ко второму входу имитатора неисправностей, .третий вход которого подключен к выходу первого блока усилителей, пер3 вый выход имитатора неисправностей подключен к первому входу блока управлени  имитацией неисправностей, четвертый вход которого соединен с первой группой входов регистра результатов , введены Логический блок, первый и второй входы которого подключены соответственно к п тому и шестому управл ющим выходам блока управлени , вход запуска которого подключен к первому выходу логического блока, второй выход которого подключен к группе входоЬ регистра результатов, втора  rgynna выходов которого соединена с третьим входом логического блока, четвертый вход которого соединен с выходом блока сравнени , входы второго блока усилителей подключены к группе выходов имитатора неисправностей, выход второго блока усилителей соединен со входом первого блока усилителей и . вл етс  входом-выходом устройства. Блок управлени  содержит дешифратор , элемент задержки,генератор импульсов, счетчик и регистр, причем выходы дешифратора  вл ютс  управл ющими выходами блока, группа входов дешифратора сое динена с группой выходов счетчика, первый вход которого - вл етс  вторым входом запуска блока, второй и третий входы счетчика подключены соответственно к выходу элемента задержки и к. выходу генератора импульсов, вход элемента задержки  вл етс  первым входом блока, первый вход генератора импульсов  вл етс  первым входом запуска блока, второй вход генератора импульсов  вл етс  импульсным входом блока, группа выходов регистра подключена к группе входов счетчика, . Кроме того, логический блок содержит регистр сдвига, эл1ементы И, группу элементов И, элемент ИЛИ и счетчик , причем лервый вход элемента И объединен с тактовым входом регистра сдвига и  вл етс  первым входом блока ,- второй вход элемента И  вл етс  четвертым входом блока, выход элемен-, та И подключен к сдвигающему входу регистра сдвига, перва  выходов регистра сдвига подключена к первой группе входов элементов И группы и  вл етс  вторым входом блока, втора  группа входов элементов И группы  вл етс  вторыми входами блока, третьим входом блока, выход каждого элемента И группы подключен к группе входов

сЧетчнка, группа выходов которого подключена к группе входов элемента ИЛИ, выход которого  вл етс  первым выходом блока.

На чертеже изображена структурна  схема предлагаемого устройства.

Устройство включает генератор 1 псевдослучайных последовательностей, синхронизатор 2, формирователь .3 сигналов (неисправности}, вход А сигналов модул , в котором имитируетс  неисправность, и эталонного модул , выход 5 сигналов модул  с имитируемой неисправность блок 6 дискриминаторов, выход 7 сигналов эталонного модул , блок 8 сравнеиис , . регистр 9 маски, биок 10 уп1 авлени , вход М сигналов интегральных схем модул , выход 12 сигналову первый блок 13 усилителей, сменную плату 14 , интегральную схему 15, в кото- / рой имитируютс  неисправности, йер вый имитатор 6 неисправностей вто рой имитатор 17 неиспраднсгетей счетчик 18 неисправностей, второй блок 19 усилителей, блок 20 уиравле-ни  имитацией неисправностей, регистр 21 результатов входы 22 nyjibта управлени , логический блок 23 регистр 24 сдвига, элемент И 25, счетчик 26, элемент ИЛИ 27, группу . элементов И 28, дешифратор 29, элементы И 30, управл нщие ключи 31, второй 32, триггер 33 ей счетньм входом,, управл емый ключ 34, вход 35 констаитньк неисправностей, генератор 36 импульсов, элемент 37 задержки, элемент И-НЕ 38, элемент ИЛИ 39, элементы И 40, генератор 41 :импульсов, счетчик 42, дешифратор 43, элемент 44 задержки, регистр 45, Второй блЬк 19 усилителей предназначен дл  приведени  сигналов, поступающих со второго имитатора 17 неисправностей , к ста ндарТному виду. Он выполн етс  аналогично бдоку 13, ; Логический блок 23 составл ет список неисправностей СП1, обнаруживаемых очередным входным набором, составл ет список неисправностей СП2 обнаруживаемых входными наборами, включенными ранее в тест; подсчитыва ет число неисправностей, содержащихс  в СП1, из числа не принадлежащих СП2 (вычисл ет меру значимости входного набора); сравнивает меру значимости входного набора с пороговым значением Список неисправностей СП1, обнаруживаемых очередным входным набором.

формируетс  следунщим образом. Сигнал О или 1 из блока 8 сравнени  поступает через элемент И 25 в младший разр д сдвигового регистра 24,

Прохождение этого сигнала через элемент И 25, а также сдвиг содержащего регистра 24 на один разр д в сторону старших разр дов обеспечиваютс  уп . равл ющим сигналом блока 10,

В регистре 21 результатов хранитс  список неисправностей СП2, обнаруживаемых на всех наборах ъклкпенньк в тест. Список СП2 составл етс  путем выполнени  операции поразр дноi го логического сложени  содержимого .регистра 21 с сод&ржш4№1 сдвигового.- :. регистра 24 Дн  этого единичный вход каждого триггера регистра 21 соедИг нен с соответствук цим единичным выг

.ходом триггера регистра 24,

Дл  подсчета числа неисправностей, содержалоихс  в СП1, из числа йе принадпежавцсЕ СП2 блок 10 последовательно опрашивает одноименные разр i ды регистров 21 н 24, Опрос осуврствл етС  путем подачи управл нщ&п} . сигнала йа соответствующий э &лкаг ;28 И, первый вход которого соединен с Нулевым выходом триггера регистра 21

9 результата, а второй с единичша4 выходом триггера сдвигового регистра 24,

На вькоде злем1внта И 28 (на входе счетчика 26) по вл етс  1  шш в

I том случае, если соответстауица  неисправность обнаруживаетс  на очередном входном наборе и не обнаруживаетс  ни на оДном из входных наборов, включенных ранее в тест.

4« На элемент ИЛИ 27 выведены выходы лишь трех разр дов счетчика 26, люба  ненулева  комбинаци  значений которых свндете1и ствует о превышении меры значимости над пороговым значением . Например если в качестве по4S рогового значени  выбрано четыре неисправности, то на элемент ИЛИ 27 должны быть выведены третий и старшие разр ды счетчика, В этом случае содержимое счетчика 26 равное значению 4

и более (выходной сигнал элемента ШШ° : равен I), свидетельствует о том, что мера значимости соответственно равна и превышает пороговое значение. При подготовке устройства к работе к формирователю 3 подключают два модул , (Дп  краткости модуль, неисправности в котором не имитируютс  в процессе синтеза теста - первый, а модуль, интегральные элементы которого поочередно подключают к имит торам 16 и 17 неисправностей - второй ). Одну из интегральных схем 15 второго модул  при помощи сменной платы 14 подключают к устройству, а с помощью выхода 12 сигнала - к модулю. В регистр 9 занос т маску а тивных входных переменных, а в регистр 21 - маску неисправностей в соответствии с выбранной схемой 15. Занесение масок осуществл ют при помощи регистра переключателей пульта устройства. Выходы первого модул  со един ют со входами блока 8 сравнени  а выходы второго модул  - со входами блока 6 дискриминаторов. Тест дл  модул  представл ет собо совокупность тестов дл  его интегральных элементов. Синтез теста дл  модул  осуществл етс  путем последовательной генерации и оптимизации входной последовательности (теста) дл  каждой из его интегральных схем При синтезе теста дл  -ой.интегральной схемы модул  устройство работает следующю образом. После подключени  1-ой интегральной схемы к устройству и второму модулю, а первого и второго модулей к устройству производитс  установка всех функциональных блоков устройства в исходное состо ние и запуск генератора 36 импульсов блоком 20 уп равлени  имитацией неисправностей. По первому импульсу генератора 36 записываетс  единица в счетчик 18 не исправностей {осуществл ютс  подготовителыше операции, дл  имита1.ии первой неисправности в интегральной схеме 5). Возбуждаетс  один из входов дешифраторов 29 или 32, При -ЭТОМ, если в первом разр де регистра 21 содержитс  1 (перва  неисправность не подлежит имитации), то на выходе одного из логических элементов И 40 устанавливаетс  сигнал 1, а на выходе логического элемента И-НЕ 38 - О. Содержимое счетчика 18 увеличиваетс  на 1, и анализиру етс  следукиций разр д регистра 2. В том случае, когда содержимое разр да регистра 21 равно О, на выходе логического элемента И-НЕ 38 формирует с  сигнал 1, Этот сигнал останавливает генератор 36 импульсов и запускает блок 10 управлени , В соответствии с содержи в.1м счетч ка 18 осуществл етс  имитаци  неисправности . Например, если это состо . 8 ние задает обрыв второго входа интегральной схемы, то соответствующий элемент И 30 имитатора 16 неисправностей отключает этот вход схемы 15 от линии , св зывающей его с одноименным входом (гой интегральной схемы второго модул . В том случае, когда должна имитироватьс  неисправность в виде константы О или 1 некоторого выхода интегрального элемента, то соответствующий управл емый .ключ 31 имитатора 17 неисправностей отключает вход второго блока I9 усилителей от соответствующего выхода интегральной схемы.15 и подключает его ко входу рз константных неисправностей, на котором поддерживаетс  сигнал, соответствующий состо нию триггера 33. После окончани  процессов коммутации в имитаторах 16 и 17 неисправностей блок 10 управлени  включает генератор 1 исинхронизатор 2 и тем самым совместно с регистром 9 маски обеспечивает генерирование псевдо- случайных входных наборов из активных переменных и подачу их на входы формирователей 3. Формирователь 3 устанавливает на входах первого н второго модулей последовательность сигналов в. соответствии с набором активных перемендапс . Выходные сигналы первого модул  по щинам 7 поступают на блок сравнени  8 непосредственно, а выходные сигналы второго модул  ПС выходу 3 - через блок 6 дискриминаторов. Причем выходные сигналы второго модул  (реакци  модул  с неисправностью) формируютс  следукицим образом. Входные сигналы интегральной схемы 13 поступают из функциональных целей модул  в блок 13 усилителей и ервый имитатор 16 неисправностей. Сформированные на выходах интегральной схеш 13 сигналы через второй имитатор 17 неисправностей поступают во второй блок I9 усилителей , где привод тс  к стандартному виду, и далее - в Функциональные пепи второго модул . Этим самым осуществл етс  проверка транспортировки имитируемой неисправности к выходам второго модул . Выходные сигналы блока 6 дискриминаторов , отражакщие логические значени  выходов второго модул , сравниваютс  блоком 8 с выходными сигналами первого модул . Если логические значени  сравниваемых сигналов совпадают, то блок 8 формирует

сигнал О, в противном случае - 1 Несовпадение сигналов означает, что имитируема  неисправность на данном наборе активных переменных обнаруживаетс , иначе - не обнаруживаетс  (не транспортируетс  этим набором к выходам модул ).

Сигналы О и 1 поступают в логический блок 23 дл  формировани  списка обнаруживаемых неисправностей на текущем входном наборе. Эти сигнапь записываютс  в млада1ий разр д / регистра 24,а содержимое последнего сдвигаетс  на один разр д вправо сигналом дешифратора 43. Синхросигнал опроса выходов из блока 6, задержанный элементом 44 задержки, с|8;расывает счетчик 42 в ноль. На выходе едеменного распределител , образованного генератором 41, счетчиком 42 и дешифратором 43, формируетс  сигнал запуска генератора 36. Этот сигнал запускает генератор 36 импульсов, и процесс повтор етс  дл  очередной неисправности 1-го элемента После того как все неисправности )-ой интегральной схемы на рассматриваемом входном наборе окажутс  проанализированными , по сигналу переполнени  счетчика 18 неисправностей в счетчик 42 блока 10 управлени  заноситс  содержимое регистра 45. Н выходе дешифратора 43 формируетс  сигнал управлени  элементами И 28, по которому в логическом блоке 23 вычисл етс  мера значимости входного набора . Если мера значимости входного набора не ниже порогового значени , то на выходе элемента ИЛИ 27 формируетс  сигнал, блокирующий запуск генератора 41. Этот набор включаетс  в последовательность входных наборов как элементарнь1й тест, а также запоминаютс  неисправности, обнаруживаемые на этом наборе.

В том случае, когда мера значимос1ти входного набора ниже порогового значени , этот набор исключаетс  из рассмотрени , на выходе элемента ИЛИ 27 формируетс  сигнал О, и блок 10 управлени  передает управление схеме 20 управлени  имитацией неисправностей . Последн   осуществл ет управление имитацией неисправности,имеющей наименьший номер в списке необнаруживаемых СП2, и запускает блок 10 дл  o6ecrteчени  формировани  очередного набора активных переменных.

Таким образо 1, предлагаемое устройство осуществл ет сравнение сигналов не на выходе интегральных элементов , а на выходе модулей интегральных элементов, гарантиру  тем самым транспортировку имитируемых неисправностей входными наборами к выходам модул , что обеспечивает, в свою очередь, повышение полноты провер кщих тестов примерно в два раза. Поскольку число активных переменных дл  интегральных элементов, как Правило, в несколько разменьше числа входных переменных модул , а введение регистра 9 маски обеспечивает формирование входных наборов лишь на активных переменных, то это уменьшает трудоемкость задачи перебора на . несколько пор дков.

Claims (2)

1. Реализаци  поиска тестов не на производных входных наборах, а на наборах активных входных переменных существенно уменьшает длину теста. Это объ сн етс  тем, что эффективность наборов активных входных переменных вьш1е эффективности произвольных наборов. Кроме того, ведение логического блока и его св зей позвол ет проводить локальную оптимизацию теста, например, по известному критерию Чжена, что уменьшает дпину теста , синтезируемого с помощью, предлагаемого устройства,в несколько раз. Формула изобретени 

   S

   1 . Устройство дл  синтеза тестов, содержащее блок управлени , блок управлени  имитацией неисправностей, имитатор неисправностей, формирователь сигналов, генератор псевдослучайных последовательностей, синхронизатор, блок дискриминаторов, блок сравнени , регистр результата, первый блок усилителей , счетчик неисправностей, причем выход формировател  сигналов неS

   исправности  вл етс  первь04 выходом устройства, первый вход формировател  сигналов подключен к выходу генератора псевдослучайных последовательностей , первый вход которого соединен с

   первым выходом синхронизатора, второй выход которого подключен ко второму входу формировател  сигналов, третий вход которого соединен с первым управл ющим выходом блока управлени , второй, третий, четвертый и п тый управл ющие выходы которого подключены соответственно к первому входу синхронизатора , объединенного со ВТОрым входом генератора псевдослучайшлс последовательностей, к первому входу блока дискриминаторов, к первому входу блока сравнени  и ко вход запуска блока управлени  имитацией неисправностей, первый вход блока управлени  подключен к первому выходу блока дискриминаторов, второй выход которого соединен со вторым входом блока сравнени , третий вход которого  вл етс  входом сигнала эт лона устройства, сигнальный вход блока дискриминаторов  вл етс  вторым входом устройства, импульсный вход блока управлени  объединен со входом запуска блока управлени  имитацией неисправностей, первый вход запуска блока управлени  подключен к первому выходу счетчика неисправностей , вход которого подключен к первому входу имитатора неисправностей и к выходу блока управлени  имитацией неисправностей, второй выход счетчика неисправностей подключен ко второму входу имитатора неисправностей , третий вход которого подключен к выходу первого блока усипителей , первый выход имитатора неисправностей подключен к первому входу блока управлени  имитацией неисправностей , четвертый вход которого соединен с первой группой входов регист ра результатов, о т лич ающ е ее   тем, что с целью увеличени  полноты контрол , в него введены логический блок, первый и второй входы которого подключены соответственно к п тому и шестому управл ющим выкодам блока управлени , вход запуска котстрого подключен к первому выходу логического блока, второй выход кото рого подключен к группе входов регис ра результатов, втора  грушта выходов Которого соединена с третьим вхо дом логического блока, четвертый вхо которого соединен с выходом блока срдвнени , входы второго блока усили телей подключены к группе выходов имитатора неисправностей, выход второго блока усилителей соединен со вхрдом первого блока усилителей и  вл етс  входом-выходом устройства. 3 . 12 2. Устройство по n.i,o т, л и ч а ю щ е е с   тем, что блок управле ни  содержит дешифратор, элемент задержки, генератор импульсов, счетчик и регистр, причем вькоды дешифратора  вл ютс  управл кхцими выходами блока, группа входов дешифратора соединена с группой выходов счетчика , первый вход которого  вл етс  вторым входом запуска блока, второй и третий входы счетчика подключены соответственно к выходу элемента задержки и к выходу генератора импульсов , вход элемента задержки  вл етс  первым входом блока, первый вход генератора импульсов  вл етс  первым входом запуска блока, второй вход генератора импульсов  вл етс  импульсным входом блока, группа выкодов регистра подключена к rpymfe входов счетчика. 3. Устройство по п.I, о т л и ч аю щ ее с   тем, что логический блок содержит регистр сдвига, элементы И, группу элементов И, элемент ИЛИ и счетчик, причем первый вход элемента И объединен, с тактовым входом регистра сдвига и  вл етс  первым входом блока, второй вход элемента И  вл етс  четвертым входом блока, выход элемента И подключен к сдвиганнцему входу регистра сдвига, перва  группа выходов регистра сдвига подключена к первой группе входов элементов И группы и  вл етс  вторым входом блока, втора  rpjmna входов элементов И группы  вл етс  вторыми входами блока, третьим входом блока, выход каждого элемента И группы подключен к группе входов счетчика, группа выходов которого подключена к группе входов элемента ИЛИ. выход которого  вл етс  первым выходом блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство CCGP № 526895, кл. G Об F 11/00, 1974..
2. 2.Авторское свидетельство СССР № 519713, кл. G Об F 11/00, 1974 ( прототип).

   .-.rij feL

   s t .

   bfib--1