SU877573A1 - Устройство дл моделировани квантовател по уровню - Google Patents
Устройство дл моделировани квантовател по уровню Download PDFInfo
- Publication number
- SU877573A1 SU877573A1 SU792820810A SU2820810A SU877573A1 SU 877573 A1 SU877573 A1 SU 877573A1 SU 792820810 A SU792820810 A SU 792820810A SU 2820810 A SU2820810 A SU 2820810A SU 877573 A1 SU877573 A1 SU 877573A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- level
- comparator
- voltage
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ КВАНТОВАТЕЛЯ ПО УРОВНЮ
Изобретение относитс к вычислительной технике и может быть использовано дл моделировани цифровых систем или устройств специального назначени . Известно устройство дл моделировани квантовател по уровню,содержа щее суммирующий усилитель, компарато и интегратор 1. Недостатком устройства вл етс то, что в нем последовательность выборки и запоминани определ етс стробирую|дими сигналами, при этом уровни квантованного по времени сигнала непосто нны. Наиболее близким по технической сущности к предлагаемому вл етс устройство, содержащее блок сравнени , компаратор с зоной нечувствительности , цепь положительной обратной св зи, интегратор и цепь общей обратной св зи. Устройство обеспечивает квантование с посто нным уровнем непрерывного входного сигнала 2 Недостаток указанного устройства невозможность изменени величины уровн квантовани без остановки решени задачи и подстройки нескольких параметров. Это особенио сказываетс при моделировании на базе аналоговых усилителей цифровых систем с переменными параметрами, например аналогоцифровых преобразователей с переменным коэффициентом преобразовани . Цель изобретени - повышение точности моделировани и обеспечение регулировани величины уровн квантовани бе остановки решени задачи и без дополнительной подстройки параметров устройства. Поставленна цель достигаетс тем, что в устройство, содержащее . блок сравнени , первый вход которого в л етс входом устройства, второй вход блока сравнени подключен к выходу интегратора, вл ющемус выходом устройства, компаратор, первый вход которого соединен с выходом блока сравнени , выход компаратора подключен ко входу ннтегратора, введен блок перемножени , первый вход которого соединен с выходом компаратора, второй вход которого подключен ко второму входу блока перемножени и вл етс входом згшани урови квантовани устройства, выход блока передиожени соединен с третьим входом . блока сравнени .
На чертеже представлена функциональна схема устройства дл моделировани квантовател по уровню.
Устройство состоит из блока 1 сравнени , компаратора 2, (с зоной нечувствительности), цепи 3 местной положительной обратной св зи, интегратора 4, цепи 5 общей отрицательной обратной св зи, а также блока б перемножени .
Входное напр жение U поступает Hia один из входов блока 1 сравнени , к другим входам которого подключены выход цепи 3 и выход цепи 5. Выход блока 1 через компаратор 2 подключен ко входу блока 6 перемножени .Напр жение УЗ уровн квантовани подведенЬ на второй регулирующий вход блока б, подключенный ко входу регулировки зоны нечувствительности компаратора 2. Вход цепи 5 подключен к выходу интегратора 4, а вход цепи 3 - к выходу блока б. Вход интегратора 4 подключен к выходу компаратора 2. Выходное квантованное по уровню напр жени и поступает с. выхода интегратора 4.
Устройство работает следующим образом .
Устанавливают требуемое значение напр жени U уровн квантовани .При этом зона нечувствительности компаратора 2 равна напр жению U,а коэффициент усилени цепи 3 местной положительной обратной св зи пропорциона лен напр жению Uj. При этом компаратор 2, охваченный цепью 3,образует модель релейной характеристики с зоной нечувствительности и петл ми гистерезиса так, что высота и ширина петель гистерезиса всегда равны напр жению и
При увеличении входного напр жени и до величины, превышающей величину напр жени U, с выходу компаратора 2 поступает сигнал на вход интегратора 4. Интегратор 4 начинает интегрировать, и в момент, когда выходное напр жение Ua. достигает
уровн и, благодар обратным св з м по цепи 5 и цепи 3 блок 1 сравнени возвращает компаратор 2 в исходное состо ние. Интегратор 4 переходит в режим хранени дискретного уровн .
Дальнейшее изменение входного напр жени и на величину Uj уровн квантовани вызывает переход устройства на новый дискретный уровень.Врем такого перехода, как правило, не превышает сотых долей секунды.
Изменение напр жени U обеспечивает регулировку величины уровН квантовани .
Предлагаемое .устройство по сравнению с известным отличаетс более высокой точностью моделировани .
Claims (2)
1.Тетельбаум И.М. и др.400 схем дл АВМ. М., Энерги , 1978, с.126.
2. Архангельский Е.А. и др. Моделирование на аналоговых вычислительных машинах. Л., Энерги , 1972, с. 180 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792820810A SU877573A1 (ru) | 1979-09-20 | 1979-09-20 | Устройство дл моделировани квантовател по уровню |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792820810A SU877573A1 (ru) | 1979-09-20 | 1979-09-20 | Устройство дл моделировани квантовател по уровню |
Publications (1)
Publication Number | Publication Date |
---|---|
SU877573A1 true SU877573A1 (ru) | 1981-10-30 |
Family
ID=20851084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792820810A SU877573A1 (ru) | 1979-09-20 | 1979-09-20 | Устройство дл моделировани квантовател по уровню |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU877573A1 (ru) |
-
1979
- 1979-09-20 SU SU792820810A patent/SU877573A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3458821A (en) | Variable gain controller | |
US3697957A (en) | Self-organizing control | |
SU877573A1 (ru) | Устройство дл моделировани квантовател по уровню | |
US4246571A (en) | High resolution quantizer | |
US3725762A (en) | Hybrid process controller operable in the automatic and manual | |
CA1224879A (en) | Voltage-to-frequency and analog-to-digital converter circuit | |
SU1702339A1 (ru) | Бинарна система управлени | |
SU888141A1 (ru) | Дифференцирующее устройство | |
JPS6022676Y2 (ja) | 変動アナログ量量子化装置 | |
JPS558126A (en) | Analog-digital converter | |
SU389515A1 (ru) | Интегрирующее устройство | |
SU832528A1 (ru) | Пропорционально-интегральныйРЕгул ТОР | |
SU1476495A1 (ru) | Устройство дл извлечени квадратного корн из суммы квадратов двух напр жений | |
SU623210A1 (ru) | Логарифмический аналого-цифровой функциональный преобразователь | |
SU1711199A1 (ru) | Степенной преобразователь | |
SU1042035A2 (ru) | Логарифмический преобразователь | |
SU457070A1 (ru) | Импульсный регул тор | |
SU640289A1 (ru) | Устройство дл сжати данных | |
SU447683A1 (ru) | Устройство дл оптимального по быстродействию управлени | |
SU458947A1 (ru) | Устройство дл регулировани уровн квантовани | |
SU777658A1 (ru) | Широкодиапазонный логарифмический преобразователь напр жени в число импульсов | |
US3246317A (en) | Analog to incremental-digital converter | |
SU1005081A1 (ru) | Множительно-делительное устройство | |
SU463093A1 (ru) | Способ компенсации вли ни помех во входном сигнале | |
RU1833898C (ru) | Вычислительное устройство |