SU869041A2 - Распределитель импульсов - Google Patents

Распределитель импульсов Download PDF

Info

Publication number
SU869041A2
SU869041A2 SU802865136A SU2865136A SU869041A2 SU 869041 A2 SU869041 A2 SU 869041A2 SU 802865136 A SU802865136 A SU 802865136A SU 2865136 A SU2865136 A SU 2865136A SU 869041 A2 SU869041 A2 SU 869041A2
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
inputs
control unit
elements
Prior art date
Application number
SU802865136A
Other languages
English (en)
Inventor
Лука Лукич Балашов
Анатолий Александрович Горлач
Анатолий Дмитриевич Дубовых
Игорь Васильевич Ткачев
Original Assignee
Предприятие П/Я М-5156
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5156 filed Critical Предприятие П/Я М-5156
Priority to SU802865136A priority Critical patent/SU869041A2/ru
Application granted granted Critical
Publication of SU869041A2 publication Critical patent/SU869041A2/ru

Links

Landscapes

  • Logic Circuits (AREA)

Description

(54) РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВ

Claims (2)

  1. Изобретение относитс  к автоматике |И телемеханике и может быть использовано при коммутации электрических сигналов.. . По основному авт. св. № 733105 известен распределитель импульсов, со держащий п триггеров, 2 п элементов И, п блоков управлени  и элемент задержки , причем каждый блок управлени  содержит элементы И-НЕ, инвертор и элемент запрета 3Недостаток этого устройства - низка  помехоустойчивость, обусловленна  возникновением импульсов помехи на выходах триггеров с низким уровнем напр жени . Цель изобретени  - повышение поме хоустойчивости, С. этой целью в распределителе импульсов , содержащем п триггеров и 2- п элементов И, соединенных по одному из входов по кольцевой схеме, пр мой выход К-го триггера соединен с соответствующими входами К-го и (К + + п-1)-го элементов И, а инверсный выход - с соответствующими входами (К-l) и(К + п) элементов И; п блоков управлени  и элемент задержки, причем пр мой выход каждого триггера соединен с первым входом К-го и вторьм входом (к + 1)-го блоков управлени , а инверсный выход - с третьим входом К-го и четвертым входом (К + 1)-го блоков управлени , при этом первый, второй и третий выходы каждого К-го блока управлени  подключены соответственно к единичному входу синхронизации и нулевому входу К-го триггера, информационный вход калздого триггера, кроме первого соединен с пр мьм выходом (К-1)-го триггера, а первого триггера - с инверснм выходом п-го триггера , кроме того, входна  щина подключена к п тым входам и через элемент задержки - к шестым входам каждого блока управлени , при этом первый выход К-го блока управлени  соединен с седьмым входом (К + 1)-го блока упоав38 лени  и четвертыми входами (К-1)-го и (к п)-го элементов И, а третий выход - с восьмью входом (к -1- ) -го бло ка управлени  и п тыми входами К-го и (к + п-1)-го элементов И, причем в каждом блоке управлени ,содержащем элементы И-НЕ, инвертор и элемент запрета, первый вход блока управлени  соединен с первыми входами первого и второго эле ментов И-НЕ, второй вход - с первым входом третьего элемента И-НЕ, второй вход которого и первый вход четвертого элемента И-НЕ подключены к третьему входу . управлени , при этом четвертый вход блока управлени  соеди ней со вторым входом первого элемента И-НЕ, третий вход которого подключен к третьему -входу третьего элемента И-НЕ и вьгходу элемента запрета, пр мой вход которого соединен с шеетым входом блока управлени , а инверсный - с выходом п того элемента И-НЕ и через инвертор со вторым выходом блока управлени , -кроме того, первьй выход блока управлени  соединен с выходом второго элемента И-НЕ и первым входом п того элемента И-НЕ, а третий выход с выходом четвертого элемента И-НЕ и вторым входом п того эле мента И-НЕ, третий вход которого подключен к п тому входу блока управлени , при этом выходы первого и третье го элементов И-НЕ соединены со вторыми входами соответственно второго и четвертого элементов И-НЕ, кроме того , седьмой и восьмой входы подключены соответственно к четвертом входам первого и четвертого элементов И-НЕ, а первый и третий выходы - к третьим входам п того и второго элементов И-НЕ. На чертеже представлена функциональна  схема устройства дл  п-3. Устройство содержит потенциальные триггеры 1, элементы И 2, соединенные по одному из входов по кольцевой схеме, блоки 3 управлени  и элемент 4 задержки. Каждый из блоков 3 управлени  состоит из элементов И-НЕ 5-9, элемента 10 и инвертора 11. Входна  шина 12 соединена со входом элемента 4 задержки. Устройство работает следующим образом . В начале работы, до. подачи входных импульсов на шину 12, подаетс  установочньй импульс, Йри котором все триггеры 1 устанавливаютс  в исходное состо ние. При этом на пр мых выходах триггеров ,1 устанавливаетс  низкий уровень напр жени ,а на инверсных выходах - высокий уровень напр жени . На всех выходах элементов И 2, кроме последнего, имеетс  высокий уровень напр жени , а на последнем - низкий уровень напр жени . На всех информационных входах триггеров , кроме первого, имеетс  низкий уровень напр жени , а на информационном входе первого триггера 1 - высокий уровень напр жени . На единичных входах триггеров 1 имеетс  высокий уровень напр жени  j а на нулевых - низкий уровень напр жени . Кроме того, состо  ние любого из триггеров 1 не измен етс  при воздействии входных импульсов , если уровень напр жени  на пр мом выходе триггера 1 соответствует уровню напр жени  на его информационном входе. Во всех других случа х состо ние триггера 1 измен етс  под воздействием входных импульсов при условии , что на его установочных входах имеетс  высокий уровень напр жени . При по влении низкого уровн  напр жени  на входе элемента 4 задерж- , ки, на выходе элемента 10 запрета первого блока 3 управлени  по вл етс  высокий уровень напр жени , который переводит элементы И-НЕ 8 и 9 в такое состо ние, при котором на нулевой вход первого триггера 1 подаетс  высокий Уров.ень напуГ жени . Одновременно подаетс  разрешение на вход элемента И-НЕ 7. В таком состо нии только первый триггер 1 подготовлен к воздействию входных импульсов, так как- на его установочных и информационном входах имеетс  высокий уровень напр жени , а на пр мом выходе - низкий уровень напр жени . С поступлением первого входного импульса через элемент И-НЕ 7 и инвертор 11 первого блока 3 управлени , первый триггер 1 переходит во второе устойчивое состо ние, а на выходе элемента И-НЕ 6 по вл етс  низкий уровень напр жени , который удерживает первый триггер 1 в уйтановившемс  состо нии (в единичном состо нии). При этом перекрестные помехи практически не вли ют на выходной сигнал (высокий уровень напр жени ) элемента И-НЕ 9 первого блока 3 управлени , так как на его двух входах одновременно имеетс  низкий уровень напр жени . Стабильные выходные сигналы элемента И-НЕ 9 И пр мого выхода первого триггера 1 {Поступают на входы первого элемента И 2 и элемента И-НЕ 6 первого блока 3 управлени , на очередной вход которого поступает стабильный сигнал высокого уровн  напр жени  с выхода эле мента И-НЕ 5 первого блока 3 управлени  (на двух входах элемента И-НЕ 5 одновременно имеютс  низкие уровни напр жени ). Т. е. на выходе элемента И-НЕ 6 имеетс  .сигнал -низкого уровн  напр жени , защищенный от воздействи  перекрестных помех. Стабильные выходные сигналы элемента И-НЕ 6 и инверсного выхода первого триггера 1 поступают на входы четвертого и шестого элементов И 2. При этом шестой элемен И 2 срабатывает и на его выходе по вл етс  высокий уровень напр жени , за щищенный от воздействи  перекрестных помех (при возникновении импульса на iHBepcHOM выходе триггера I , состо ние шестого элемента И 2 не измен етс , так как его вход дополнительно блокируетс  стабильным сигналом низко го уровн  напр жени  с выхода элемента И-НЕ 6 первого блока 3 управлени , который снимает запрет с первого элемента И 2. На выходе первого элемента И 2 по вл етс  низкий уровень напр же ни , устойчивый к действию перекрестных помех, так как на все его входы поступают устойчивые высокие уровни напр жени . По окончании действи  первого импульса на шине 12 и выходе элемента 4 задержки происходит подготовка второго блока 3 управлени . С приходом вто рого импульса переключаетс  второй триггер 1, который блокируетс  выходным сигналом элемента И-НЕ 6 второго блока 3 управлени . Второй блок 3 управлени  работает аналогично первому. Одновременно срабатывает первый элемент И 2, на выходе которого по вл ет с  высокий уровень напр жени  и снимаетс  запрет со второго элемента И 2 Последний срабатывает и на его выходе по вл етс  низкий уровень напр жени  с задержкой относительно по влени  высокого уровн  напр жени  на выходе первого элемента И 2, Величина вре ,мени задержки определ етс  временем 16 срабатывани  выбранного типа микро-, схем и лежит в пределах от нескольких наносекунд до- одной микросекунды, что вполне достаточно дл  временной коммутации сигналов, Необходимо также отметить, что первый блок 3 управлени  подготавливаетс  по окончании шестого и третьего импульсов, а работает по началу первого и четвертого импульсов за выбранный цикл работы. Второй блок 3 управлени  подготавливаетс  по окончанию первого и четвертого импульсов, а работает по началу второго и п того импульсов за выбранный цикл работы и т. д.Таким образом, в распределителе импульсов повышаетс  помехоустойчивость устройства за счет формировани  устойчивых к воздействию перекрестных помех сигналов, подаваемых на установочные входы триггеров 1, и дополнительной блокировкой входов элементов И 2. Формула изобретени  1.Распределитель импульсов по авт. св. № 733105, отличающ и и с   тем, что, с целью повьшени  помехоустойчивости, первый выход . К-го блока управлени  соединен с седьмым входом (к + О-го блока управлени  и четвертьм входами ( и ( к -t- п)-го элементов И, а третий выход - с восьмым входом (к + О-го блока управлени  и п тыми входами К-го и (к + п-1)-го элементов И.
  2. 2.Распределитель по п. 1, отличающийс  тем, что в каждом блоке управлени  седьмой и восьмой входы подключены соответственно к четвертым входам первого и четвертого элементов И-НЕ, а первый и третий выходы - к третьим входам п того и BTOporo элементов И-НЕ. Источники информации, прин тые во внимание при экспертизе 1..АвтЬрское свидетельство СССР 733105, кл. Н 03 К 17/62, 1977.
SU802865136A 1980-01-07 1980-01-07 Распределитель импульсов SU869041A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802865136A SU869041A2 (ru) 1980-01-07 1980-01-07 Распределитель импульсов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802865136A SU869041A2 (ru) 1980-01-07 1980-01-07 Распределитель импульсов

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU733105 Addition

Publications (1)

Publication Number Publication Date
SU869041A2 true SU869041A2 (ru) 1981-09-30

Family

ID=20870290

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802865136A SU869041A2 (ru) 1980-01-07 1980-01-07 Распределитель импульсов

Country Status (1)

Country Link
SU (1) SU869041A2 (ru)

Similar Documents

Publication Publication Date Title
US3072855A (en) Interference removal device with revertive and progressive gating means for setting desired signal pattern
SU869041A2 (ru) Распределитель импульсов
CA1281385C (en) Timing generator
SU733105A1 (ru) Распределитель импульсов
SU919085A2 (ru) Распределитель импульсов
SU511722A1 (ru) Распределитель импульсов
SU549889A1 (ru) Двухканальный переключатель
SU748841A1 (ru) Устройство дл синхронизации импульсов
SU733096A1 (ru) Селектор импульсов по длительности
SU641657A1 (ru) Делитель частоты следовани импульсов
SU940313A1 (ru) Кольцевой счетчик
SU624357A1 (ru) Формирователь синхронизированных импульсов
SU549890A1 (ru) Коммутатор
SU1443147A1 (ru) Фазовый синхронизатор
SU919071A1 (ru) Распределитель импульсов
SU671034A1 (ru) Делитель частоты импульсов на семь
SU731604A2 (ru) Устройство тактовой синхронизации с пропорциональным регулированием
SU849495A1 (ru) Делитель частоты следовани им-пульСОВ HA ТРи
SU1415433A1 (ru) Формирователь импульсов по фронтам входного сигнала
SU1737738A1 (ru) Селектор информационного сигнала
SU978342A1 (ru) Коммутатор
SU1377760A1 (ru) Цифровой частотомер
SU1027812A1 (ru) Преобразователь дополнительного кода в частоту следовани импульсов
SU779904A1 (ru) Устройство дл дискретной регулировки фазы
SU930615A2 (ru) Формирователь одиночного импульса