SU860068A1 - Комбинационный матричный сумматор - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано в оптикоэлектронных системах параллельной (картинной) обработки информации дл  выполнени  арифг тическ х и логических операций над двум  массивами двоичных позиционных чисел, записанных на двух числовых картинах в виде матриц.

Известны матричные сумматоры дл  выполнени  арифметических и логических операций.

Одно из известных устройств содержит световоды,. плоскопараллельный инвертирующий преобразователь, источники света и дешифратор, выполненный на световодах Щ.

Другое известное устройство содержит входные и дополнительные управл е ивле транспаранты, выполненные в виде матрицы элементов ИЛИ-НЕ, выходной управл ющий транспарант, выполненный в виде матрицы элементов ИЛИ, и блок сдвига, входы которого св заны с выходом одного из дополнительных управл е «лх транспарантов, а выходы блока сдвига св заны с входами одного из входных транспарантов 2 J.

Недостатки указанных устройств увеличение времени выполнени  арифметических операци  над массивами чисел или количества необходимого оборудовани . Некоторые из этих устройств не позвол ют также эффективно использовать все информационное поле матрицы. Устройства без цепей переноса , расчетнные на выполнение арифметических операций над числами, записанными в специальных непозиционных .или избыточных системах счислени  (сок, знако-разр дное представление и др.), требуют перевода сива чисел из обычной позиционной i специальные CHCTeNEJ счислени . Это также ведет к снижению общей производительности системы

Наиболее близок; к предлагаемому

изобретению комбинационный оптикоэлектронный матричный сумматор, построенный на логических матричных элементах НБ и ИЛИ и ИЛИ-НЕ, которые заполнены на оптически управл емых транспарантах в виде матриц элементов НЕ и ИЛИ и ИЛИ-НЕ. Двумерный оптически: сигнал, несущий информацию массива чисел поразр дно в виде подматриц сигналов, подаетс  последовательно на две входные матричные

шины, разр д за разр дом, начина  с младшего. На третью входную матричную шину подаетс  двумерный оптический сигнал подматрицы переноса, вьчрабатываемый в предыдущем такте D. Недостаток этого сумматора - низка  производительность из-за малого быстродействи , а также его сложность .

Цель изобретени  - увеличение быстродействи  и упрощение сумматора,

Поставленна  цель достигаетс  тем что в комбинационный матричный сумматор , содержащий матричные блоки элементов НЕ и ИЛИ и ИЛИ-НЕ,-первые и вторые входы первого матричного блока элементов ИЛИ-НЕ св заны с соответствующим входами сумматора и входами соответственно первого и второго матричных блоков элементов НЕ, выходы которых св заны с первым и вторым входами второго матричного блока элемента ИЛИ-НЕ, введён матричный блок сдвига, причем вьлход первого матричного блока элементов ИЛИ-НЕ св зан с первым выходом первого матричного блока эле1уюнтов ИЛИ, выход второго матричного блока элементов ИЛИ-НЕ-св зан с вторым входом пер- . вого матричного блока элементов ИЛИ и с первым входом третьего матричног блока элементов ИЛИ-НЕ, второй выход которого св зан с выходом матричного блока сдвига, выход которого св зан с первыми входами четвертого и п тог матричнь;1Х блоков элементов ИЛИ-НЕ, выход первого матричного блока элементов ИЛИ св зан с первым входом шестого матричного блока элементов ИЛИ-НЕ и с вторым входом четвертого матричного блока элементов ИЛИ-НЕ, выход которого  вл етс  выходом переноса сумматора и св зан с вторым вйодом третьего матричного блока элементов ИЛИ-НЕ и вторыми входами п того и шестого матричных блоков элементов ИЛИ-НЕ, выходы которых св заны с соответствующими входами второго матричного блока элементов ИЛИ, выход которого  вл етс  выходом суммы сумматора,

На чертеже приведена принципиальна  схема предлагаемого комбинационного матричного сумматора.

Сумматор содержит матричные входы 1 и 2, первый 3 и второй 4 матричные блоки элементов НЕ, первый 5 и второ 6 матричные блоки элементов ИЛИ-НЕ и первый 7 матричный блок элементов ИЛ И, $1 образующие первый матричный блок равнозначности 8, третий матричный блок элементов ИЛИ-НЕ 9, матричный блок 10 сдвига и четвертый матричный блок 11 элементов ИЛИ-НЕ , образующие матричный блок 12 переноса, п тый 13 и шестой 14 матричные блоки элементов ИЛИ-НЕ и второй 15 матричный блок элементов ИЛИ, образуквдие второй матричный блок 16 равнозначнисти , выход которого  вл етс  выходом суммы сумматора 17,

На чертеже цифрой 18 обозначен выход переноса сумматора.

Дл  реализации оптикоэлектронной картинной обработки информации матричные блоки элементов НЕ и ИЛИ и ИЛИ-НЕ могут быть, в частности, выполнены на активных оптически управл емых транспарантах,

Масси вы чисел в числовых картинах и которые  вл ютс  входной информацией сумматора, представлены в поцизионной двоичной системе счислени  в дополнительном или обратном коде таким образом, что дл  каждого числа дл  записи отводитс  одна строка в матрице, т,е, общее количество строк в матрице (числовой картине) определ ет общее количество чисел в массиве чисел.

Устройство работает следующим образом .

Две числовые картины, соответствующие двум массивам чисел, в виде матрицы сигналов подаютс  на матричные входы 1 и 2 сумматора и на матричные блоки 3 и 4 элементов НЕ, Первый матричный блок 8 равнозначности при помощи первого 5 и второго 6 матричных блоков элементов ИЛИ-НЕ, матричного блока 7 элементов ИЛИ вьарабатывает две матрицы выходных сигналов перва  из которых снимаетс  с в{дхода матричного блока 7 элементов Ш1И а втора  с выхода второго матричного блока 6 элементов ИЛИ-НЕ..

}

iZ, {аТ;, )N (S

IK

IK

biV

V a

iK

IK

(

IK)}

ь

IK

Матрицы сигналов , PiV5 О ступают соответственно на вхвды четвертого 11 и третьего 9 матрлчных- блоков элементов ИЛИ-НЕ паргшлельного (сквоз-ного) формировани  матрицы переноса в блоке 12 ,в результате происходит управление выработкой матрицы сигналов переноса,Матричный блок 10 . сдвига сдвигает матрицы сигналов т4 Р к инвертируетс  третьим матричным .блоком 9 элементов ИЛИ-НЕ на один раз-; р д в сторону старшего разр да, т,е, происходит сдвиг картины на один столбец влево,если каждое число записано на одной строке.Матрица сигналов , поданна  на один вход четвертого матричного блока 11 элементов ИЛИ-НЕ, управл ет прохождением, сигналов переноса в ставшие разр ды с помощью цепи обратной св зи с выхода четвертого матричного блока 11 элементов ИЛИ-НЕ на второй вход третьего матричного блока 9 элементов ИЛИ-НЕ и далее на вход матрично5 г е5лока 10 сдвига. Матрица переноса

С формируетс  в соответствии с вы-л ражением

C,V5 4-r..K Z,V,, ) V ...

V(Pn, V Z.j.KV ,1У ...Уг,к)). Матрицы сигналов поступают на входы второго матричного блока 16 равнозначности, на матричных выход иг 17 которого формируетс  окончательна  матрица сумкы

i«5 mfKV(e,vvZ,-K))v(C,-Jb

- C.V V Ч- C V Махрица суммы снимаетс  с выхода 17 сумматора только после формировани  матрицы переноса выходе матричного блока 10 сдвига, если число столбцов в числовой картине (матрице ) равно суммарному времени одного срабатывани  третьего 9 и четвертого 11 матричных блоков элементов ИЛИ-НЕ.

формула изобретени 

Комбинационный матричный сумматор , содержащий матричные блоки элементов НЕ и ИЛИ и ИЛИ-НЕ, первый и второй входы первого матричного блока элементов ИЛИ-НЕ св заны с соответствукицими входами сумматора и входанш соответственно первого и второго матричных блоков элементов НЕ, выходы которых св заны с первым и втоyaiA входеши второго матричного блока элементов ИЛИ-НЕ, отличающийс  тем, что, с целью увеличени  быстродействи  и упрощени  сумматора , в него введен матричный блок

сдвига, причем выход первого матричного блока элементов ИЛИ-НЕ св зан с первым выходом первого матричного блока элементов ИЛИ, выход второго матричного блока элементов ИЛИ-НЕ св зан с вуорьал входом первого матричного блока элементов ИЛИ и с первым входом третьего матричного блока элементов ИЛИ-НЕ, второй выход которого св зан с матричного блока сдвига, выход которого св зан с первыми входами четвертого и п того матричных блоков элементов ИЛИ-НЕ первого матричного блока элементов ИЛИ св зан с первым входом шестого матричного блока элементов ИЛИ-НЕ и с вторым входом четвертого матричного блока элементов ИЛИ-НЕ, выход которого  вл етс  выходом переноса сумматора и св зан с вторым входом третьего матричного блока элементов ИЛИ-НЕ и вторыми входами п того и шестого матричных блоков элементов ИЛИ-НЕ, выходы которых св заны с входами второго матричного блока элементов ИЛИ, выход которого  вл етс  выходом суммы -сумматора.

Источешки информации, Ьрив тые во вынимание при экспертизе

1. Авторское свидетельство СССР 590739, кл. G 06 F 7/56, 1976.

.2, Авторское свидетельство СССР по за вке 2687554/18-24, кл, 6 06 F 7/56, 1978.

3. Свидаинский к.к. Элементна  база опти юских ЦвМ. - Электронна  пр01«вш1е11ность, 1973, 4, с. 61, рис. 6 (прототип).

Claims (1)

1. формула изобретения

   Комбинационный матричный сумматор, содержащий матричные блоки элементов НЕ и ИЛИ и ИЛИ-HE, первый и второй входы первого матричного блока элементов ИЛИ-HE связаны с соответствующими входами сумматора и входакш соответственно первого и второ- 30 го матричных блоков элементов НЕ, выхода которых связаны с первым и вторым входами второго матричного блока элементов ИЛИ-HE, отличающийся тем, что, с целью увеличе-,35 ния быстродействия и упрощения сумматора, в него введен матричный блок сдвига, причем выход первого матричного блока элементов ИЛИ-HE связан с первым выходом первого матричного блока элементов ИЛИ, выход второго матричного блока элементов ИЛИ-НЕ связан с вторым входом первого матричного блока элементов ИЛИ и с первым входом третьего матричного блока элементов ИЛИ-НЕ, второй выход которого связан с выходом матричного блока сдвига, выход которого связан с первыми входами четвертого и пятого матричных блоков элементов ИЛИ-НЕ, выход первого матричного блока элементов ИЛИ связан с первым входом шестого матричного блока элементов •5 ИЛИ—НЕ и с вторым входом четвертого матричного блока элементов ИЛИ-НЕ, выход которого является выходом переноса сумматора и связан с вторым входом третьего матричного блока 20 элементов ИЛИ-НЕ и вторыми входами пятого и шестого матричных блоков элементов ИЛИ-НЕ, выхода которых связаны с входами второго матричного блока элементов ИЛИ, выход которого 25 является выходом суммы сумматора.