SU855976A1 - Устройство задержки импульсных сигналов - Google Patents

Устройство задержки импульсных сигналов Download PDF

Info

Publication number
SU855976A1
SU855976A1 SU792785063A SU2785063A SU855976A1 SU 855976 A1 SU855976 A1 SU 855976A1 SU 792785063 A SU792785063 A SU 792785063A SU 2785063 A SU2785063 A SU 2785063A SU 855976 A1 SU855976 A1 SU 855976A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
delay
pulse
register
Prior art date
Application number
SU792785063A
Other languages
English (en)
Inventor
Виктор Иванович Белицкий
Леонид Анатольевич Гусев
Анатолий Васильевич Королев
Валерий Николаевич Ляпунов
Original Assignee
Военный Инженерный Краснознаменный Институт Им.А.Ф.Можайского
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Военный Инженерный Краснознаменный Институт Им.А.Ф.Можайского filed Critical Военный Инженерный Краснознаменный Институт Им.А.Ф.Можайского
Priority to SU792785063A priority Critical patent/SU855976A1/ru
Application granted granted Critical
Publication of SU855976A1 publication Critical patent/SU855976A1/ru

Links

Description

(54) УСТРОЙСТВО ЗАДЕРЖКИ ИМПУЛЬСНЫХ СИГНАЛОВ

Claims (2)

  1. Изобретение относитс  к импульс- ной технике, в частности к устройствам регулируемой временной задержки импульсных сигналов и может быть использовано в телевизинной технике , радиолокационных индика торах , системах обработки информации , измерительной и счетно-решающей технике. Известны устройства регулируемой задержки импульсных сигналов, основанные на сравнении чисел импульсов содержащие реверсивные счетчики и депшфраторы нул , в которых квантова  задержка может быть приближена к плавной, если квант настолько мал что находитс  за пределаими разрешающей способности по времени устройств использующих задержку. Снижение кванта задержки достигаетс  путем повышени  разр дностей реверсивных счетчиков и дешифраторов нул  1. Однако устройства задержки с использованием многоразр дных реверси ных счетчиков, в особенности если задержка должна измен тьс  плавно, сложны и сравнительно громоздки. Кроме того, с увеличением числа элементов устройства снижаетс  его надежность . Известно также устройство задержки , содержащее входную дифференцирующую цепь, два параллельно включенных регистра сдвига, управл ющий ими генератор тактовых импульсов и оконечный триггер, соединенный с выходами регистров и восстанавливающий форму исходного сигнала 2j, Недостатки этого устройства - схемотехническа  громоздкость, вызванна  необходимостью применени  двух строго идентичных по параметрам регистров сдвига; большое энергопотребление, обусловленное тем, что все функциональные узлы устройства, кроме дифференцирующей цепочки, в процессе работы потребл ют заметные токи, что снижает надежность, ухудшает тепловой режим (особенно при микроэлектронной реализации) и увеличивает -массу и габариты источников питани ,. Цель изобретени  упрощение устройства , повышение его надежности, снижение энергопотреблени . Поставленна  цель достигаетс  тем, что в устройство задержки импульсных сигналов, содержащее дифференцирующую цепь, последовательно соединенные регистр сдвига, управл ющий вход которого подключен к выходу тактового генератора, и триггер, подключенный выходом к выходу устройства, введены соединенны последовательно инвертор и элемент ИЛИ, включенные между выходом дифференцирующей цепи, вход которой подключен к входу устройства, и входом регистра, второй вход элемента ИЛИ подключен к выходу дифференцирующей цепи. При этом в качестве регистра сдвига может быть использована разомкнута  кольцева  структура, работающа  в импульсном р ежиме. На фиг. 1 представлена функциональна  схема устройства; на фиг. времённые диаграммы, по сн ющие ег работу. Устройство содержит вход 1, диф ференцирующую цепь 2; инвертор 3, элемент ИЛИ 4, регистр 5, тактирую щий генератор 6, триггер 7 со счет ным входом, выход 8 устройства. Устройство работает следующ;им о разом. При поступлении на вход 1 диффе ренцирующей цепи 2 импульсного сиг ла (фиг, 2а) на ее выходе образуют короткие разнопол рные импульсы, соответствующие фронтам входного с нала (фиг. 2б). Импульсы одной пол рности , например положительные, поступают непосредственно на вход элемента ИЛИ 4, а имз1ульсы другой пол рности (отрицательные) предварительно пропускаютс  через инверт 3 и поступают на второй вход элеме та ИЛИ. С выхода элемента ИЛИ однопол р HMnyrfbcbi (в данном случае эти импульсы имеют положительную пол рность , фиг. 2в) , соответствующие ф нтам задерживаемого сигнала, посту пают на вход регистра 5 сдвига, управл емого тактирующим генератором 6. Изменением частоты тактирую щего гекер тора в широких предела 64 существл етс  регулировка задержки о влени  на выходе регистра сдвига импульсов (.фиг. 2rj . Поскольку соседние импульсы на выходе регистра сдвига соответствуют соседним фронтам входного сигнала, на выходе 8 триггера 7, подключенного счетным входом к выходу регистра 5, восстанавливаетс  длительность исходного сигнала (фиг. 2д) . Предлагаемое устройство проще в схемном отнощении, энергетически более экономично, что повьшает его пригодность дл  интегрального изготовлени . К недостаткам предлагаемого устройства следует отнести все же значительное энергопотребление в результате использовани  в качестве элемента задержки регистра .сдвига. Последнее может быть устранено, если в качестве элемента задержки предлагаемого устройства использовать многофазный генератор импульсов , представл ющий собой разомкнутую кольцевую структуру, работающую в импульсном режиме. Дд  обеспечени  плавной регулировки времени задерж:гси и повышени  точности кольцева  структура может синхрО1-шзироватьс  по каждому входу тактирующим генератором. Формула изобретени  1 g Устройство задержки импульСГньгх сигналов, содержа1 ;ее дифференцирующую цепь, последовательно соединенные регистр сдвига, управл ющий вход которого подключен к выходу тактового генератора и триггер, подключенный выходом к выходу устройства, о т личающеес  тем, что, с целью упрощени , в него введены соединенные последовательно инвертор и элемент ИЛИ, включенные между выходом дифференцирующей цепи, вход которой подключен к входу устройства,и входом регистра, второй вход элемента ИЛИ подключен к выходу дифференцирующей цепи. 2. Устройство по п. , отличающеес  тем, что, с целью снижени  энергопотреблени , в качестве регистра сдвига использована разомкнута  кольцева  структура. Источники информации, прин тые во внима1ше при экспертиз.е 1.Важенина ЗЛ1. и др. Методика и схемы временной задержки, М., Советское радио, 1971.
  2. 2.Авторское свидетельство СССР №443428, кл. Н 03 К 5/13, 1961 (прототип).
SU792785063A 1979-06-26 1979-06-26 Устройство задержки импульсных сигналов SU855976A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792785063A SU855976A1 (ru) 1979-06-26 1979-06-26 Устройство задержки импульсных сигналов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792785063A SU855976A1 (ru) 1979-06-26 1979-06-26 Устройство задержки импульсных сигналов

Publications (1)

Publication Number Publication Date
SU855976A1 true SU855976A1 (ru) 1981-08-15

Family

ID=20835844

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792785063A SU855976A1 (ru) 1979-06-26 1979-06-26 Устройство задержки импульсных сигналов

Country Status (1)

Country Link
SU (1) SU855976A1 (ru)

Similar Documents

Publication Publication Date Title
US4069429A (en) IGFET clock generator
SU855976A1 (ru) Устройство задержки импульсных сигналов
JP2662987B2 (ja) 波形生成回路
SU558389A2 (ru) Устройство дл задержки пр моугольных импульсов
SU677084A1 (ru) Устройство дл задержки импульсов
SU373881A1 (ru) УСТРОЙСТВО дл ИЗМЕРЕНИЯ ЧИСЛА ИМПУЛЬСОВ
SU530463A1 (ru) Преобразователь частоты с переменным коэффициентом преобразовани
SU886235A1 (ru) Преобразователь цифровых кодов в скважность импульсов
JPS5658670A (en) Logical waveform generating circuit
SU1156245A1 (ru) Устройство задержки импульсов
JPS5538604A (en) Memory device
JPH0534409A (ja) テストモード制御信号生成回路
SU725048A1 (ru) Устройство дл измерени динамических параметров микросхем
SU841097A1 (ru) Устройство дл задержки импульсов
JPH0837453A (ja) プログラマブル遅延回路
KR930004087B1 (ko) 디지탈 신호 천이 검출회로
SU714394A1 (ru) Устройство дл извлечени квадратного корн
SU970634A1 (ru) Фазовый дискриминатор
SU585502A1 (ru) Множительно-делительное устройство врем -импульсного типа
JPH0756651A (ja) クロック発生回路
JPS5465582A (en) Judgement circuit of chattering time
SU729844A1 (ru) Коммутатор
SU588632A1 (ru) Реверсивный формирователь управл ющих импульсов
SU834935A1 (ru) Пересчетное устройство
SU738120A1 (ru) Синхронизируемый высокочастотный генератор