Claims (2)
При по влении высокочастотной помехи на шине синхронизируемого сигнала произойдет переключение - входного триггера. Далее работа устройства не зависит от состо ни входного сигнала а определ етс лишь сигналом на тактовой шине. Следовательно, независим от того, помеха или полезный сигнал поступили на вход устройства, произойдет его ср абатывание. При наличии на входе серии высокочастотных помех будет на&людатьс беспср дочное срабатывание устройства, а при поступлении сигналов от электромеханических устройств- многократное срабатывание устройства от одного по лезного сигнала, так как на фронте и срезе, как правило, присутствуют колебани из-за несовершенства электро механических устройств (дребезг контактов , большое значение паразитных параметров. Даже така мера , как увеличение периода следовани тактовых импульсов ,до величин, сравнимых с менем переходных процессов в электро механических устройствах не избавл ет известное устройство от указанного недостатка, а лишь ухудшает его быстродействие. В этом случае не будет наблюдатьс многократного срабатывани устройства на переднем фро те сигнала, но по вл етс веро тност срабатывани на срезе полезного сигнала , что приведет к двухкратному ер батыванию на один полезный сигнал. Целью изобретени вл етс Повыше ние помехоустойчивости устройства. Указанна цель достигаетс тем, ЧТ.О в устройство дл синхронизации сигналов, содержащее входной и выход ной триггеры, триггер сброса, п ть элементов И-НЕ, два инвертора, шины тактового и синхронизируемого сигналов , выходную Ш1-1НУ, причем шина синхронизируемого сигнала соединена через первый элемент И-НЕ с единичным входом входного триггера, еди ничный и нулевой выходы которого сое динены соответственно через второй и третий элементы И-НЕ с единичным и нулевым входами выходного триггера, а вторые входы второго и третьего элементов И-НЕ соединены через первы инвертор с шиной тактового сигнала, при этом нулевой выход выходного три гера соединен со вторым входом перво го элемента И-НЕ, а единичный с пе вым входом четвертого элемента И-НЕ, выхйд которого соединен с выходом устройства и с единичным входом сброса, нулевой выход которого соединен с третьим входом перво го элемента И-НЕ, при этом иина синхронизируемого сигнала через второй инвертор соединена с первым входом п того элемента И-НЕ, выход которого подключен к нулевому входу триггера сброса, а вторьте входы четвертого и п того элементов И-НЕ соединены с шиной тактового сигнеша, дополнитель но введены триггер и три элемента И-НЕ, причем первый вход первого дополнительного элемента И-НЕ соединен с единичным выходом выходного триггера , второй вход - с дополнительным входом первого основного элемента И-НЕ и с шиной тактового сигнала, а выход - с нулевым входом входного триггера, первые и вторые входы второго и третьего основных элементов. И-НЕ соединены соответственно с первыми и вторыми входами второго и третьего дополнительных элементов И-НЕ, выходы которых соединень соответст1}3 енно с единичным и нулевым входами дополнительного триггера, нулевой выход которого соединен с дополнительньзм входом четвертого элемента И-НВ, а третий вход второго дополнительного элемента И-НЕ соединен с выходом второго инвертора. На фиг. 1 приведена функциональна схема устройства дл синхронизации сигналов; на фиг. 2-6 - временные диаграммы, по сн ю1иие его работу . Устройство содержит входной триггер 1, выходной триггер 2, триггер 3 сброса, дополнительный триггер 4, элементы И-Е1Е 5-12, инверторы 13, 14j шину 15 синхронизируемого сигнала шину 16 тактового сигнала 17 - выход устройства. Входной триггер 1 соединен через элементы 7, 3с триггером 2 и через элементы 11, 12 с триггером 4, а выходной триггер 2 соединен через элемент 9 с триггером 3. Шина 15 синхронизируемого сигнала подключена к входу элемента 5.и через инвертор 13-к входам элементов 10, 11. Шина 16 TaiCTOBoro сигнала соединена с входами элементов 5,6,9,10 и через инвертор 14 с в Й1дами элементов 7,8,11,12. Единичный выход триг- . гера 2 соединен с входом элемента 6, а выходы элементов 5,6 соединены с входами триггера 1. Выход элемента 11соединен с нулевы-м входссл триггера 3, а обратные св зи с нулевых выходов триггеров 2,3 соединены с входами элемента 5. Нулевой выход триггера 4 соединен с входом элемента 9, выход которого подключен к выходу 17 устройства. Устройство работает следующим образом . В исходном состо нии все триггеры наход тс в нулевом состо нии на единичных выходах триггеров низкий потенциал, на нулевых - высокий). На шине 15 синхронизируемого сигнала низкий потенциал, на шине 16 тактирующие импульсы с длительностью tJ и длительностью паузыи,}. На выходах элементов 5.,6,7,9,11 высокий потенциал , на выходах элементов 8, 10, 12- шлпульсы поддерживающие в статическом режиме нулевое состо ние триггеров 2,3,4. На выходе 17 устро ства высокий потенциал. Рассмотрим 5 режимов работы устройства . Режим I . Входной сигнал на шине 15 имеет длительность t , при этом r7t: -2Ca. При совпадений входного сигнала т(актовым импульсом выдел етс сигна на выходе элемента И-НЕ 5, так как два других его входа подготовлены нулевыми состо ни ми триггеров 2 и Триггер 1 переключитс в состо ние 1. При наступлении паузы тактовог сигнала единичное состо ние триггер 1перепишетс через элементы И-НЕ 7 .и 8 в триггер 2, а в триггер 4 не запишетс , так как элемент 11 закры по одному из входов, на который пос пает инверси входного сигнала. Сос то ние триггера 4 останетс нулевым . С по влением очеред нсго импуль са на тактовой аине выдел етс импульс на выходе элемента 9, подгото ленного единичнш.1 состо нием тригге 2и нулевым - триггера 4. Сигнал с выхода элемента 9 поступает на выход устройства, а также на установку, триггера 3 в единичное состо ние. Кр ме того, в этом такте работы тактовы импульс через элемент б устанавлива триггер 1 в исходное нулевое состо ние. Сброс триггера 2 происходит в следующем такте работы импульсом с выхода элемента 8 во врем паузы та вого сигнала. В то же врем подтверждаетс нулевое состо ние триггера 4 сигнсзлом с выхода элемента 1 Дсшее состо ние триггеров не мен етс пока на входе -держитс входной сигнал. С окончанием входного сигнала триггер 3 сброса сигналом с выхода элемента 10 устанавливаетс в исходное нулевое состо ние и устройство готово к приему следующего входного сигнала. Временна диаграмма на фиг. 2 по сн ет работу устройства в этом режи не. Режим 11 . Входной сигнал на шине 15 имеет длительность t iС2. Если входной сигнал не совпадает во времени с тактовым импульсом,тоимпульса на выходе элемента 5 не выд литс и устройство на этот входной сигнал не прореагирует. Если входной сигнал совпадает во времени с тактовым импульсом, то как и в первом режиме, триггер 1 переброситс в единичрюе состо ние, а в следующем такте, т.е. во врем паузы тактового сигнала, триггер 2 установитс в единичное состо ние. В отличии от режима Т во втором такте произойдет переключение триггера 4 в единичное состо ние сигналом с выход элемента 11, так как в течение паузы входной сигнал на шине 1 должен исчезнуть , а .его инверси разрешит работу элемента 11. Элемент 9 закрыт по одному из входов нулевым выходом триггера 4.На выходе элемента 9 сигнал не по витс , а триггер 3 останетс в нулевом состо нии. Триггер 1 в третьем такте работы переброситс в исходное нулевое состо ние сигналом С выхода элемента б, а триггеры 2,4 в четвертом такте работы устройства установ тс в состо ние О сигнгшаг ми с выходов элементов 8, 12 соотве ственно . Таким образом, в случае короткого входного сигнала работают триггеры l,2,4f а сигнгш на выхс 17 устройства не выдаетс . Работа в этом режиме по сн етс фиг. 3. Режим щ . На входе устройства сери коротких импульсов, В этом случае работа устрсйства аналогична работе в режиме tI,лишь с тем отличием,что происходит многократное переключение триггеров 1,2,4 пока не окончитс сери -входных импульсов . На выходе 17 устройства сигнал при этом не по витс . Работа устройства по сн етс диаграммой фиг. 4. Реким VV . Входной сигнал имеет длительность ь 7/2С . , но передний фронт его зат нут и наблюдаютс колебани . Работа устройства при наличии на входе коротких импульсов аналогична режиму ill . Происходит поочередное переключение триггеров 1,2,4: в первом такте триггер 1 устанавливаетс в состо ние 1, во втором такте триггеры 2,4 - в состо ние 1, в третьем такте триггер 1 - в состо ние О, в четвертом - триггеры 2,4 в состо ние О. Затем цикл повтор етс до тех пор, пока не по витс на входе устойчивый сигнал, непропадаю а Ий в течение паузы тактирующего сигнала. В этом случае триггер 4 не переключитс , а работа устройства будет соответствовать режиму Т; На выходе 17 по витс один импульс. Временна диаграмма на фиг. 5 по сн ет работу устройства в этом режиме. Режим i . Входной сигнал имеет длительность Cyitr -ь 2.t,j , цо срез его зат нут и наблюдаютс колебани . Пока длитс входной сигнал, работа аналогична работе при 1-ом режиме, а на срезе сигнала - аналогична работе Б-режиме Щ. На выходе будет един импульс. Работа устройства, в этом режиме по сн етс диаграммой на фиг. б. При синхронизации сигналов от различных дискретных устройств, наход щихс на значительном /,халении в каналах св зи, возникают лажные сигналы в виде высокочастотных помех, кроме того,, на фронтах сигналов наблюдаютс колебани , особенно при поступлении их от эдектромеханических устройств из-за дребезга контактов , высоких значений паразитных индуктивностей и емкостей, В данном устройстве входной сигнал контролиру етс на длительность и на отсутствие колебаний на фронтах, при этом производитс отбор полезного сигнала и выдача на каждый полезный сигнал одного импульса стандартной длительности совпадающего во времени с так товым импульсом. В св зи с этим повышаетс помехоустойчивость устройства и оно может примен тьс дл синхронизации сигналов без специальных мер защиты от помех. Формула изобретени Устройство дл синхронизации сигналов , содержащее входной и выходной триггеры, триггер сброса, п ть элементов И-НЕ, два инвертора, шины так тового и синхронизируемого сигналов выходную шину, причем шина синхронизируемого сигнала соединена через первый элемент И-НЕ с единичным входом входного триггера, единичный и нулевой выходы которого соединены соответственно через второй и третий элементы И-НЕ с единичным и нулевым а вторы входами выходного триггера. входы второго и третьего элементов И-НЕ соединены через первый инвертор с шиной тактового сигнала, при этом нулевой выход выходного тригге ра соединен со вторым входом первог элемента И-НЕ, а единичный - с перв входом четвертого элемента И-НЕ, вы ход которого соединен с выходом уст ройства и с единичным входом триг гера сброса, нулевой выход которого соединен с третьим входом первого элемента И-НЕ, при этом шина синхронизируемого сигнала через второй инвертор соединена с первым входом п того элемента И-НЕ, выход которого подключен к нулевому входу триггера сброса, а вторые входы четвертого и п того элементов И-НЕ соединены с шиной тактового сигнала, о т л и ч а ющ ее с тем, что, с целью повышени помехоустойчивости, в него дополнительно введены триггер и три элемента И-НЕ, причем первый вход первого дополнительного элемента И-НЕ соединен с единичным выходом выходного триггера, второй вход - с дополнительным входом первого основного элемента И-НЕ и с шиной тактового сигнала, а выход - с нулевым входом входного триггера, первые и вторые входы второго и третьего основных элементов И-НЕ соединены соответственно с первыми и вторыми входами второго и третьего дополнительных .элементов И-НЕ, выходы которых соединены соответственно с единичным и нулевым входами дополнительного триггера, нулевой выхац которого соединен с дополнительным входом четвертого элемента И-НЕ, а третий вход второго допалнительного элемента И-НЕ соединен с выходом второго инвертора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 402143, кл. Н 03 К 5/13, 1973. If high-frequency noise appears on the bus of the signal being synchronized, a switch will occur - the input trigger. Further, the operation of the device does not depend on the state of the input signal, but is determined only by the signal on the clock bus. Therefore, regardless of whether the interference or the useful signal is received at the input of the device, it will occur. If there is a series of high-frequency noise at the input, it will allow for unprecedented operation of the device, and when signals are received from electromechanical devices, multiple operation of the device from a single useful signal, as the front and section, as a rule, oscillations occur mechanical devices (contact bounce, a large value of parasitic parameters. Even such a measure, as an increase in the period of following clock pulses, to values comparable to the transient processes in Electro-mechanical devices do not relieve the known device from this drawback, but only worsen its speed. In this case, the device will not operate repeatedly at the front end of the signal, but the likelihood of operation at the cut of the useful signal appears, which will lead to a double The aim of the invention is to increase the noise immunity of the device. This goal is achieved by having THAT a device for synchronizing signals containing input and output oh triggers, reset trigger, five IS-NOT elements, two inverters, clock and synchronized bus, output W1-1NU, the synchronized signal bus connected through the first IS-NOT element to the single input of the trigger, whose single and zero outputs The solenoids are respectively through the second and third elements AND-NOT with the single and zero inputs of the output trigger, and the second inputs of the second and third elements AND-NOT are connected through the first inverter to the clock signal bus, while the zero output of the output is three ger with the second input of the first NAND element, and the unit one with the first input of the fourth NAND element, the output of which is connected to the device output and with the single reset input, the zero output of which is connected to the third input of the first NAND element, The synchronized signal is connected via the second inverter to the first input of the fifth NAND element, the output of which is connected to the zero input of the reset trigger, and repeat the inputs of the fourth and fifth NI elements connected to the clock signal bus, additionally a trigger and three elements are entered a NAND, the first input of the first additional NAND element is connected to the single output of the output trigger, the second input to the auxiliary input of the first main element NAND and the clock signal bus, and the output to the zero input of the trigger input, the first and the second inputs of the second and third main elements. AND-NOT are connected respectively to the first and second inputs of the second and third additional elements AND-NOT, the outputs of which are connected respectively} 3 with the single and zero inputs of the additional trigger, the zero output of which is connected to the additional input of the fourth element AND-HB, and the third input the second additional element is NOT connected to the output of the second inverter. FIG. 1 is a functional diagram of a device for synchronizing signals; in fig. 2-6 - time diagrams, according to his work. The device contains an input trigger 1, output trigger 2, trigger 3 reset, additional trigger 4, elements AND-E1E 5-12, inverters 13, 14j bus 15 synchronized signal bus 16 clock signal 17 - device output. Input trigger 1 is connected via elements 7, 3c trigger 2 and through elements 11, 12 with trigger 4, and output trigger 2 is connected through element 9 to trigger 3. Bus 15 of the synchronized signal is connected to the input of element 5.and through inverter 13 to inputs elements 10, 11. Bus 16 TaiCTOBoro signal is connected to the inputs of the elements 5,6,9,10 and through the inverter 14 s in the H1 of the elements 7,8,11,12. Single output trig-. Hera 2 is connected to the input of element 6, and the outputs of elements 5,6 are connected to the inputs of trigger 1. The output of element 11 is connected to zero input of trigger 3, and feedbacks from the zero outputs of trigger 2.3 are connected to the inputs of element 5. Zero output trigger 4 is connected to the input element 9, the output of which is connected to the output 17 of the device. The device works as follows. In the initial state, all the triggers are in the zero state on single outputs of the triggers (low potential, on the zero ones - high). On the bus 15 of the synchronized signal there is a low potential, on the bus 16 there are clocking pulses with duration tJ and duration of pause,}. At the outputs of elements 5., 6, 7, 9, 11, a high potential, at the outputs of elements 8, 10, and 12 shlpulses, in static mode, the zero state of the triggers is 2,3,4. The output of the device is 17 high potential. Consider 5 modes of operation of the device. Mode I. The input signal on bus 15 has a duration t, while r7t: -2Ca. When the input signal t coincides (an active pulse allocates a signal at the output of element I-NE 5, since its two other inputs are prepared by the zero states of flip-flops 2 and Trigger 1 switches to state 1. When the clock signal pauses, the single state flip-flop 1 will overwrite through the AND-HE 7 .and 8 elements to the trigger 2, and not to the trigger 4, since the element 11 is closed on one of the inputs to which the input signal is inverted. The status of the trigger 4 remains zero. the queue of the impulse on clock acine allocates impulse at the output of element 9, prepared by unit 1 with trigger 2 and zero - trigger 4. The signal from element 9 output goes to the device, as well as to the installation, trigger 3 in one state. Moreover, in this work cycle clock pulse through element b sets trigger 1 to the initial zero state. Reset trigger 2 occurs in the next cycle of operation of the pulse from the output of element 8 during the pause of the signal. At the same time, the zero state of flip-flop 4 is confirmed by the signal junction from the output of element 1. The triggered state of the flip-flops does not change while the input signal is held at the input. With the end of the input signal, the trigger 3 is reset by the signal from the output of the element 10 to the initial zero state, and the device is ready to receive the next input signal. The timing diagram in FIG. 2 shows the operation of the device in this mode. Mode 11. The input signal on bus 15 has a duration of t iC2. If the input signal does not coincide in time with the clock pulse, then the pulse at the output of element 5 is not emitted and the device does not react to this input signal. If the input signal coincides in time with a clock pulse, then, as in the first mode, trigger 1 is transferred in a single state, and in the next cycle, i.e. during the clock pause, trigger 2 is set to one. Unlike the T mode in the second cycle, the trigger 4 will be switched to one state by the signal from the output of element 11, since during the pause the input signal on bus 1 should disappear, and its inversion will allow the element 11 to work. inputs are zero output of trigger 4. At the output of element 9, the signal does not work, and trigger 3 will remain in the zero state. The trigger 1 in the third cycle of operation is transferred to the initial zero state by the signal C from the output of element b, and the triggers 2.4 in the fourth cycle of operation of the device are set to the status O from the outputs of elements 8, 12, respectively. Thus, in the case of a short input signal, the l, 2.4f triggers work, and the signal to the device output 17 is not output. Operation in this mode is explained in FIG. 3. Mode u. At the device input, a series of short pulses. In this case, the operation of the device is similar to the operation in tI mode, with the only difference that repeated switching of the trigger 1,2,4 occurs until the series of input pulses is terminated. At the output 17 of the device, the signal is not in accordance with this. The operation of the device is illustrated in FIG. 4. River VV. The input signal has a duration of 7/2 C. but its front front is hemmed and oscillations are observed. Operation of the device when there are short pulses at the input is similar to the ill mode. The alternate switching of the triggers 1,2,4 takes place: in the first clock trigger 1 is set to state 1, in the second clock triggers 2.4 to state 1, in the third clock trigger 1 to O, in the fourth trigger 2 , 4 to state O. Then the cycle repeats until a stable signal is received at the input, I’m not lost during the pause of the clock signal. In this case, the trigger 4 does not switch, and the device will operate in T mode; At exit 17, Wits has one pulse. The timing diagram in FIG. 5 shows the operation of the device in this mode. Mode i. The input signal has a duration of Cytr 2.t, j, and the cut of it is tightened and oscillations are observed. As long as the input signal lasts, the operation is similar to the operation at the 1st mode, and at the cutoff of the signal is similar to the operation of the B-mode Shch. The operation of the device in this mode is explained in the diagram in FIG. b. When synchronizing signals from various discrete devices that are significantly / irrelevant in communication channels, lazy signals appear in the form of high-frequency interference. Moreover, oscillations are observed at the signal fronts, especially when they are received from electromechanical devices due to contact bounce , high values of parasitic inductances and capacitances. In this device, the input signal is controlled for duration and for the absence of oscillations on the fronts, while the useful signal is selected and outputted to each th useful signal of one standard pulse duration coinciding in time with the so-striation pulse. In this connection, the noise immunity of the device is increased and it can be used to synchronize signals without special measures of protection against interference. The invention device for synchronizing signals, containing input and output triggers, reset trigger, five elements AND-NOT, two inverters, buses and analog and synchronized signals output bus, and the synchronized signal bus is connected through the first element AND-NOT to a single input input trigger, single and zero outputs of which are connected respectively through the second and third elements AND-NOT with single and zero and second inputs of the output trigger. the inputs of the second and third elements AND-NOT are connected via the first inverter to the clock signal bus, while the zero output of the output trigger is connected to the second input of the first AND-NOT element, and the single output is connected to the first input of the fourth AND-NOT element whose output is connected with the output of the device and with a single input a reset trigger, the zero output of which is connected to the third input of the first NAND element, while the clock signal bus is connected via the second inverter to the first input of the fifth NAND element whose output is connected to zero the reset trigger input, and the second inputs of the fourth and fifth NAND elements are connected to the clock signal bus, so that, in order to improve noise immunity, a trigger and three I-elements are added to it NOT, the first input of the first additional element AND-NOT is connected to the single output of the output trigger, the second input to the additional input of the first main element AND-NOT and the clock signal bus, and the output to the zero input of the trigger input, the first and second inputs of the second and the third major element I-NOT s are connected respectively to the first and second inputs of the second and third additional AND-NOT elements, the outputs of which are connected to the single and zero inputs of an additional trigger, respectively, the zero output of which is connected to the additional input of the fourth AND-NOT element, and the third input Additional element AND-NOT connected to the output of the second inverter. Sources of information taken into account during the examination 1. USSR author's certificate No. 402143, cl. H 03 K 5/13, 1973.
2.Авторское свидетельство СССР № 457176, кл. Н 03 К 5/13, 1975 (прототип) .2. USSR author's certificate number 457176, cl. H 03 K 5/13, 1975 (prototype).
(риг. 5(rig 5