Claims (3)
Изобретение относитс к автоматике и вычислительной технике и пред-. назначено дл построени быстродействующих квазистатических регистров сдвига. - Известны чейки пам ти дл регистра сдвига, имеющие два противофазных выхода, а также выход переноса информации , которые построены на трех или четырех инверторах, образующих квазистатические триггеры, которые управл ютс одним или двум управл ющими тактовыми сигналами l и 2. Наиболее близким к предлагаемому по технической сущности к изобретению вл етс элемент пам ти дл регистра сдвига, содержащий квазистатический триггер, состо щий из двух последовательно соединенных инверторов, вход первого инвертора через первый согласующий каскад подключен к входной шине, третьего инвертора, вход которого через второй согласующий каскад соединен с выходом первого инвертора а выход с выходной шиной. Управл ющие входы согласующих каскадов соединены (.; соответствующими управл ющими шинами з. Однако эти устройства из-за наличи дополнительного инвертора имеют б.олее низкое быстродействие и более высокую потребл емую мощность по сравнению с двухинверторнымиквазистатическими триггерами, которые не имеют противофазных синхронных выходов. Цель изобретени - повышение быстродействи и снижение мощности потреблени регистра сдвига. Поставленна цель достигаетс тем, что в элемент пам ти дл регистра сдвига, содержащий квазистатический триггер, выполненный на двух инвед торах , вход перво1.о лз которых соединен первый согласующий элемент со входом элемента пам ти j третий .инвертор , вход которого соединен через второй согласующий элемент с выходом первого инвертора, выход третьего инвертора подсоединен к выходу элемента пам ти, управл кшие входы согласующих элементов соединены соответственно .с первой и второй шинами управлени , введены два ключа, управл ющие входы которых подсое ин| ны к шинам управлени , первые выходы ключей соединены со входом первого инвертора,, вторые выходы ключей соединены соответственно с выходами второго инвертора. На фиг. 1 изображена функциональна схема предложенного устройства выполненного на МДП-транэисторах одного типа проводимости; на фиг. 2 - вариант.выполнени предложенного устройства, выполненного на дополн к цих МДП-транэисторах. Устройство .содержит первый и второй инверторы: и 2, первый и второй согласукщий элементы 3 и 4 третий инвертор 5, ключи б и 7, вход 8 и вы ход 9 элемента пам ти,, шины 1р. и 11 управлени , шину 12 нулевого потенци ала и шину 13 питани . Устройство работает следующим образом . На шины 10 и 11 подаютс противофазные управл клцие сигналы. Рассмотрим работу регистра сдвига , выполненного на р-канальных МДПтранзисторах (фиг. 1). Питание регистра сдвига осуществл етс от источника напр жени отрицательной пол рности (источник подклЮчен к шине 13 питани ), В режиме хранени информации на вторую шину 11 управлени подаетс отрицательное напр жение,поддерживающее в открытом состо нии второй согласующий элемент 4 и ключи 6 и 7 а на первую шину 10 управлени подаетс напр жение, величина которого близка к нулю, удерживающее первый согласующий элемент 3 в закрытом состо ний . При этом второй инвертор 2 находитс в рабочем состо нии и образует с первым инвертором 1 триггер с непосредственными св з ми, а,выход третьего инвертора 5 подключ е з к, вь(,ходу первого HHBejpTopa 1.. С приходом управл кдцих сигналов на первую и вторую шины 10 и 11 уп-равлени (на первую шину 10 поступает импульс отрицательной пол рнос а на вторую шину 11 - нулевой сигнал ), согласующий элемент 4 закрыва е.тс и отключает вход третьего ин- . вертора 5 от выхода первого инверто ра 1 , ключи 6 и 7 также закрываютс и отключают соответственно управ л ющий и нагрузочный транзисторы второго инвертора 2 от входа первого инвертора 1, а согласукадий элемент 3 включаетс . При этом через открытый согласукщий элемент 3 вход ное напр жение поступает на вход первого инвертора 1 и переводит его в новое логическое .состо ние или подтверждает его предыдущее состо ние . Так как управл ющий -и нагрузоч ный транзисторы второго инвертора 2 отключены, то напр жение на выходе второго.инвертора 2 устанавливаетс равным напр жению на входе первого инвертора 1 раньше, чем у известного устройства на величину задержки Ма его втором инверторе 2. При сн тии управл ющих сигналов с шин 10 и 11 управлени , первый согласующий элемент 3 закрываетс , а второй согласующий элемент 4 и ключи б и 7 открываютс и квазистатический триггер, выполненный на инверторах 1 и 2 переходит в режим хранени информации. При построении регистра сдвига на допрлн квдих МДП-транзисторах,в квазистатическом триггере, выполненном на инверторах 1 и 2, нагрузочные транзисторы инверторов 1 и 2 выполн ютс п-канальными, а их затворы соедин ют с соответствующими.затворами управл ющих транзисторов своих инверторов (фиг. 2), При использовании в качестве ключей 6 и 7 МДП-транзисторов с одинаковым типом проводимости канала, например с каналом р-типа, максимальное напр жение на выходе второго инвертора 1 по абсолютной величине ниже величины напр жени источника питани на величину порогового напр жени МДП-транзистора на котором выполнен ключ б. Это исключает возможность использовани регистра сдвига при низких питающих напр жени х. Дл обеспечени возможности исе пользовани реги.стра сдвига, выполненного на дополн ющих МДП-транзисторах , при низких питающих напр жени х ключ б выполнен на п-канальном МДПтранзисторе (фиг. 2), а его затвор подключаетс к первой шине 10 управлени . При таком включении ключи б и 7 одновременно открываютс и закрываютс , обеспечива функционирование устройства подобно квазистатическому триггеру на транзисторах одного типа проводимости. Электронные устройства выполненные на дополн ющих МДП-транзисторах, в статическом состо нии мощности почти не потребл ют.-Основное потребление мощности имеет место только в диНс1мическом режиме при переходе инверторов из одного состо ни в другое за счет протекани сквозных токов. В предложенном элементе пам ти дл регистра сдвига второй инвертор 2 во врем действи управл ющих (тактовых) сигналов отключаетс . Таким образом, в каждом квазистатическом триггере регистра сдвига мощность в основном потребл етс только первым 1 и третьим инверторами 3, что дает в экономию в мощности потреблени около 30% по сравнению с известным устройством, выполненным на дополн кндих МДП-транзисторах Врем установлени квазистатического элемента пам ти дл регистра сдвига меньше, чем у известного устройства, на величину задержки на его втором инверторе, что соответствует повышению быстродействи почти в 1,4 раза. Предложенный элемент пе1м ти дл Jэeгиcтpa сдвига можно реализовать интегральном исполнении на основе любой технологии МДП-структур. Формула изобретени Элемент пам ти дл регистра сдвига , содержащий квазистатический триггер , выпсэлненный на двух инверторах, вход первого из которых соединен через первый согласующий элемент со входом элемента пам ти, третий инвертор , вход которого соединен через вто рой согласующий элемент с выходом пер вого инвертора, выход третьего инвертора подсоединен к выходу элемента пам ти, управл ющие входы согласующих элементов соединены соответственно с первой и. второй шинами управлени , отличающийс тем, что, с целью повышени быстродействи элемента пам ти и уменьшени потребл емой им мощности, в него введены два ключа, управл ющие входы которых подсоединены к шинам управлени , первые выходы ключей соединены со входом первого инвертора, вторые выходы ключей соединены соответственно с выходами второго инвертора. Источники информации, прин тые во внимание при экспертизе 1.За вка Японии № 41-51612, кл, Н 03 К 3/12, опубл. 1966. The invention relates to automation and computing technology and pre-. assigned to build fast quasi-static shift registers. - Known memory cells for the shift register, which have two antiphase outputs, as well as information transfer output, which are built on three or four inverters, forming quasistatic triggers, which are controlled by one or two control clocks l and 2. The closest to the proposed According to the technical essence of the invention, there is a memory element for the shift register containing a quasistatic trigger consisting of two series-connected inverters, the input of the first inverter through the first matching The cascade is connected to the input bus, the third inverter, whose input through the second matching stage is connected to the output of the first inverter and the output to the output bus. The control inputs of the matching cascades are connected (.; The corresponding control buses.) However, these devices, due to the presence of an additional inverter, have a lower speed and a higher power consumption compared to dual inverter quasistatic triggers that do not have antiphase synchronous outputs. the invention is an increase in speed and a reduction in the power consumption of the shift register. The goal is achieved by the fact that in the memory element for the shift register containing quasi-static A trigger executed on two inverters, the input of the first one. About which the first matching element is connected to the input of the memory element j. The third inverter, whose input is connected through the second matching element to the output of the first inverter, the output of the third inverter is connected to the output of the memory element The control inputs of the matching elements are connected respectively to the first and second control buses, two keys are introduced, the control inputs of which are connected control keys, the first outputs of the keys are connected to the input of the first inverter, the second outputs of the keys are connected respectively to the outputs of the second inverter. FIG. 1 shows a functional diagram of the proposed device made on MIS transistors of one type of conductivity; in fig. 2 is a variant of the embodiment of the proposed device, made on the addition of the MDP transistor. The device contains the first and second inverters: and 2, the first and second matching elements 3 and 4, the third inverter 5, keys b and 7, input 8 and output 9 of the memory, ,, bus 1р. and 11 controls, a zero potential bus 12 and a power bus 13. The device works as follows. Tires 10 and 11 are supplied with antiphase control signals. Consider the operation of the shift register, performed on p-channel MDPtransistors (Fig. 1). The shift register is powered from a negative polarity voltage source (the source is connected to the power bus 13). In the information storage mode, a negative voltage is applied to the second control bus 11 supporting the second matching element 4 and the keys 6 and 7 a in the open state. On the first control bus 10, a voltage is applied, the value of which is close to zero, keeping the first matching element 3 in the closed state. In this case, the second inverter 2 is in working condition and forms with the first inverter 1 a trigger with direct connections, and, the output of the third inverter 5 connects to a cc, b (, to the first HHBejpTopa 1 run. With the arrival of control signals on the first and the second bus 10 and 11 of the control (the first bus 10 receives a pulse of negative polarity and the second bus 11 receives a zero signal), the matching element 4 closes the EC and disconnects the input of the third inverter 5 from the output of the first inverter 1, the keys 6 and 7 also close and turn off the control and the load, respectively. The transistor transistors of the second inverter 2 are from the input of the first inverter 1, and the matching element 3 is turned on, and the input voltage enters the input of the first inverter 1 through the open matching element 3 and converts it to a new logical state or confirms its previous state. Since the control and load transistors of the second inverter 2 are disconnected, the voltage at the output of the second inverter 2 is set equal to the voltage at the input of the first inverter 1 earlier than the known device by the amount of delay On its second inverter 2. When the control signals are removed from the control buses 10 and 11, the first matching element 3 closes, and the second matching element 4 and keys B and 7 open and the quasistatic trigger made on inverters 1 and 2 goes into storage mode. information. When constructing a shift register on additional MOSFET transistors, in a quasistatic trigger performed on inverters 1 and 2, the load transistors of inverters 1 and 2 are n-channel, and their gates are connected to the corresponding gates of the control transistors of their inverters (Fig 2), When using MIS transistors with the same channel conductivity type, for example with a p-type channel, as keys 6 and 7, the maximum voltage at the output of the second inverter 1 is absolute below the value of the power supply voltage by the value of the threshold voltage of the MIS transistor on which the key is made b. This eliminates the possibility of using a shift register at low supply voltages. In order to enable the use of a shift register, made on additional MOS transistors, at low supply voltages, the key b is made on an n-channel MOS transistor (Fig. 2), and its gate is connected to the first control bus 10. With this switch on, keys b and 7 simultaneously open and close, ensuring the operation of the device like a quasistatic trigger on transistors of the same conductivity type. Electronic devices made on complementary MOS transistors almost do not consume power in the static state. The main power consumption takes place only in dInc mode when inverters go from one state to another due to the flow of through currents. In the proposed memory element for the shift register, the second inverter 2 is turned off during the operation of the control (clock) signals. Thus, in each quasistatic shift register trigger, power is mainly consumed only by the first 1 and third inverters 3, which saves about 30% of power consumption compared to the known device made on additional MIS transistors ti for the shift register is less than that of the known device, by the amount of delay on its second inverter, which corresponds to a speed increase of almost 1.4 times. The proposed element of the algorithm for the shear displacement can be implemented as an integral design based on any technology of MIS structures. The memory element for the shift register, containing a quasistatic trigger, spliced on two inverters, the input of the first of which is connected through the first matching element to the memory element input, the third inverter, whose input is connected through the second matching element to the output of the first inverter, the output of the third inverter is connected to the output of the memory element, the control inputs of the matching elements are connected respectively to the first and. The second control bus, characterized in that, in order to increase the speed of the memory element and reduce power consumption, two keys are entered into it, the control inputs of which are connected to the control buses, the first key outputs are connected to the input of the first inverter, the second key outputs connected respectively to the outputs of the second inverter. Sources of information taken into account in the examination 1. Japan Formation No. 41-51612, Cl, H 03 K 3/12, publ. 1966.
2.За вка Японии № 45-4128, кл. Н 03 К 3/12, опубл. 1970. 2. For Japan No. 45-4128, cl. H 03 K 3/12, publ. 1970.
3.За вка Японии 45-7263, кл. Н 03 К 17/00, опубл. 1970 (прототип ) .3. For Japan Japan 45-7263, cl. H 03 K 17/00, publ. 1970 (prototype).
Фиг. 2FIG. 2