(54) СТАТИСТИЧЕСКИЙ АНАЛИЗАТОР(54) STATISTICAL ANALYZER
Изобретение относитс к вычислительной технике и может найти применение при статистическом анализе случайных процессов. Известно устройство дл определени максимального значени функции заданнойчисло-импульсilbiM кодом, которое содержит регистр максимального значени , входы которого св заны со счетчиком времени через вентили, управл ющие входы вентилей соединены с выходом схемы И на три входа, вход которой соединены с выходами триггеров и с блоком управлени , св занным также с одним входом схемы И на два входа, другой вход которой соединен с выходом одного из триггеров, выходы этого триггера св заны с регист ром максимального значени функции, со вспомо1ательным регистром через входные схемы И соответственно и со входом схемы И, выхоД которой соедине со входом установки О регистра времени максимального значени l. Недостаток этого устройства сос« тоит в том, что оно не определ ет минимального значени функции. Наиболее близким по технической сущности к предлагаемому вл етс статистический анализатор, содержащий синхронизатор, аналого-цифровой преобразователь, первый вход которого подключен ко входу статистического анализатора а второй вход - к первому выходу синхрон-изатора, блок элементов И, разр дные входы которого соединены с разр дными выходами аналогоцифрового преобразовател , регистр, входы которого подк.пючены к разр дным выходам блока элементов И, многоканальный регистратор, входы которого соединены с выходами регистра, блок сравнени кодов, перва группа входов которого соединена с разр дными выходами аналого-цифрового преобразовател , втора группа входов,- с выходами регистра, а вход - со вторым выходом синхронизатора, триттер, вхо- ды которого подключены к выходам блока сравнени кодов, первый переключатель , выход которого подключен к входу блока элементов И, первый и второй входы - к третьему выходу синхронизатора, а третий и четвертый входы - ко входам триггера, второй переключатель, выход которого подключен к управл ющему входу многоканального регистратора, первый и вто рой входы - к выходам триггера, а третий и четвертый входы - к четвертому выходу синхронизатора 2. Недостаток такого статистического анализатора - ограниченна точность анализа, обусловленна отсутствием возможности избирательного отбора экстремальных значений. Цель изобретени - повышение точности анализа. Указанна цель достигаетс тем, что в статистический анализатор, содержащий аналого-цифровой преобразователь , информационный вход которого вл етс входом анализатора, а управ л ющий соединен с первым выходом син хронизатора, выходы аналого-цифрового преобразовател подключены к разр дным входам первого регистра пам ти , управл клций вход которого соединен со вторым выходом синхронизатора , многоканальный регистратор, пе вый блок сравнени и триггер, введены второй и Т15етий блоки сравнени , элемент И, сумматор, блок хранени допусков, элементы ИЛИ и ИЛИ-НЕ, вто рой и третий регистры пам ти, при этом разр дные выходы первого регист ра пам ти подключены соответственно к разр дным входам второго блока сра нени и второго регистра пам ти, раз р дные выходы которого соединены соответственно с разр дными входами тр тьего блока сравнени и многоканальнрго регистратора, управл ющий вход которого подключен к выходу элемента ИЛИ, первый вход которого соединен с третьим выходом синхронизатора, чет , вертый выход которого подключен к управл кмцему входу третьего регистра пам ти, знаковый вход которого подключен к знаковому выходу сумматора, а знаковый выход третьего регистра пам ти соединен со вторым входом эле мента ИЛИ, первым входом элемента ИЛ НЕ и первым входом элемента И, второ вход которого подключен к п тому вых ду синхронизатора, шестой выход кото ого соединен с управл ющим входом риггера, установочные входы которого объединены и подключены к выходу лемента ИЛИ-НЕ, второй вход которого бъединен с третьим входом элемента ЛИ и соединен с выходом первого лока сравнени , перва группа входов оторого соединена соответственно с ыходами блока хранени допусков, а втора группа входов подключена соответственно к разр дным выходам третьего регистра пам ти, разр дные вхоы которого соединены соответственно с выходами сумматора, перва и втора группы разр дных входов которого соединены соответственно с выходами второго и третьего блоков сравнени , управл ющие входы которых подключены соответственно к выходам триггера. На чертеже показана структурна схема статистического анализатора. Анализатор содержит аналого-цифровой преобразователь(АЩ1 )1, первый регистр 2 пам ти, второй регистр 3 пам ти, многоканальный регистратор 4, элемент И 5, синхронизатор 6, блоки 7 и 8 сравнеш1 , сумматор 9, третий регистр Ш пам ти, элемент ШШ 11, элемент ШШ-НЕ 12, триггер 13, блок 14 хранени допусков, блок 15 сравнени кодов. На первый вход аналого-цифрового преобразовател I поступает аналого-. вый непрерывный во времени электрический сигнал, который с приходом синхроимпульса на второй квантуетс по уронвю и преобразуетс Б параллельный двоичньШ к.од,каждое дискретное значение которого на выходах АЦП выражает текущее значение отсчета. Синхронизатор 6 вырабатывает серию тактовьк импульсов. Дл установлени максимума и минимума, входного сигнала и определени йих значений импульс с одного выхода синхронизатора 6 через элемент И 5 производит запись кода предьщзпдего значени отсчета из регистра 2 пам ти в регистр 3 пам ти, а импульс с другого выхода синхронизатора 6 производит перепись кода текущего значени отсчета с выходов АЦП в регистр. 2 пам ти. Коды предыдущего и текущего значений отсчетов с выходов регистров 2 и 3 пам ти поступают на входы блоков 7 и 8 сравнени . Операци вычитани осуществл етс с помощью блоIKOB 7 и 8 сравнени и сумматора 9. Независимо от временных характеристик сигнала, отображающего исследуемый процесс(нарастающий или убываюП1ий ) всегда из большего значени отсчета вычитаетс меньшее, при этом знак разности на знаковом выходе сумматора 9 - положительный, а разность в сумматоре - в обратном коде. При по влении экстремального значени знакю разности на знаковом выходе сумматора 9 становитс отрицательным, а разность в сумматоре 9 - в пр мом ко де. В соответствии с потенциалом на выходах триггера 13 пр мой (обратный и обратный (пр мой)коды с выходов бл ков 7 и 8 сравнени поступают на вхо ды сумматора 9. Импульс с соответствующего выхода синхронизатора 6 пере писывает значение разности предьруще го и текущего значений отсчетов и знак разности с выхода сумматора 9 в третий регистр.10 пам ти. Определени разности предьщущего и текущего зна1чений отсчетов повтор етс циклически , с частотой преобразовани АЦП, д смены знака разности. Смена знака ра ности (с положительного на отрицатель ный)прои.зойдет при переходе функции через экстремум, закодированное значение которого хранитс в регистре 3 пам ти. Со знакового выхода регистра 10 пам ти на один из входов элемента И 5 поступает потенциал, за пр акшщй запись последующих значени в регистр 3. На одну группу входов блока 15 сравнени (кодов}поступает код разности прёдьщущего и текущего значений отсчетов, на другую группу входов с выхода блока Н хранени допуска поступает значение заданного допуска. Если значение разности меньше значени установленного допуска , то на выходе блока 15 сравнени кодов по витс потенциал, запр щающий поступление импульсов с соответствующих выходов синхронизатора через элемент ИЛИ II дл запуска регистратора и через элемент ИЛИ-НЕ 12, запрещающий переклн)чение триггера 13. Сравнение разности.между зфан щимс значением отсчета в регистре 3 и значени ми текупщх отсчетов,последовательно поступающих в регистр 2с выхода АЦП 1, со значением заданного допуска происходит в блоке 15 сравнени до тех пор, пока значениеThe invention relates to computing and can be used in the statistical analysis of random processes. A device is known for determining the maximum value of a function given by a number-pulse code that contains a maximum value register, the inputs of which are connected to a time counter through gates, the control inputs of gates are connected to the output of the AND circuit, to three inputs whose input is connected to the trigger outputs and to the unit control, also connected with one input of the circuit And to two inputs, the other input of which is connected to the output of one of the flip-flops, the outputs of this flip-flop are connected to the register of the maximum value of the function, with 1atelnym register through the input AND gate, respectively, and to the input of the AND circuit whose output is connected to the input of register setting ON time maximum value l. The disadvantage of this device is that it does not determine the minimum value of the function. The closest in technical essence to the present invention is a statistical analyzer containing a synchronizer, an analog-to-digital converter, the first input of which is connected to the input of the statistical analyzer and the second input - to the first output of the synchronizer, the block of elements AND, the bit inputs of which are connected to the bit the analog outputs of the analog-digital converter, the register whose inputs are connected to the bit outputs of the AND block, the multichannel recorder, whose inputs are connected to the outputs of the register, the block with equating the codes, the first group of inputs of which is connected to the bit outputs of the analog-digital converter, the second group of inputs — to the outputs of the register, and the input — to the second output of the synchronizer, the tritter, whose inputs are connected to the outputs of the code comparison unit, the first switch, the output of which is connected to the input of the I block, the first and second inputs to the third output of the synchronizer, and the third and fourth inputs to the trigger inputs, the second switch, the output of which is connected to the control input of the multichannel register the first and second inputs to the trigger outputs, and the third and fourth inputs to the fourth output of synchronizer 2. The disadvantage of such a statistical analyzer is the limited accuracy of the analysis due to the lack of selective selection of extreme values. The purpose of the invention is to improve the accuracy of the analysis. This goal is achieved by the fact that a statistical analyzer containing an analog-to-digital converter, whose information input is the input of the analyzer, and the controller is connected to the first synchronizer output, the outputs of the analog-digital converter are connected to the bit inputs of the first memory register, the control input of which is connected to the second output of the synchronizer, the multichannel recorder, the first comparison unit and the trigger, the second and T15 real comparison units, the AND element, the adder, the storage unit are entered o, OR elements and NOR, the second and third memory registers, while the bit outputs of the first memory register are connected respectively to the bit inputs of the second response unit and the second memory register, the output outputs of which are connected respectively with the bit inputs of the third comparison unit and the multichannel recorder, the control input of which is connected to the output of the OR element, the first input of which is connected to the third output of the synchronizer, even, the final output of which is connected to the control input of the third register n MI, the sign input of which is connected to the sign output of the adder, and the sign output of the third memory register is connected to the second input of the OR element, the first input of the IL element NOT and the first input of the AND element, the second input of which is connected to the synchronizer output terminal, the sixth the output of which is connected to the control input of the rigger, the installation inputs of which are combined and connected to the output of the OR-NOT element, the second input of which is connected to the third input of the LI element and connected to the output of the first comparison locus, the first group of inputs is easy to the second group of inputs is connected respectively to the bit outputs of the third memory register, the bit inputs of which are connected respectively to the outputs of the adder, the first and second groups of the bit inputs of which are connected respectively to the outputs of the second and third blocks of comparison , the control inputs of which are connected respectively to the outputs of the trigger. The drawing shows a structural diagram of a statistical analyzer. The analyzer contains analog-to-digital converter (ASCH1) 1, first register 2 of memory, second register 3 of memory, multichannel recorder 4, element I 5, synchronizer 6, blocks 7 and 8 sravnesh1, adder 9, third register W memory, element ШШ 11, element ШШ-НЕ 12, trigger 13, tolerance storage unit 14, code comparison unit 15. At the first input of the analog-digital converter I receives an analogue. a continuous electrical signal in time, which, with the arrival of a clock pulse on the second one, is quantized in terms of damage and B converts the parallel binary code, each discrete value of which at the outputs of the ADC expresses the current reference value. Synchronizer 6 generates a series of clock pulses. To set the maximum and minimum, the input signal and determine their values, a pulse from one output of synchronizer 6 through element 5 records the code of the previous counting value from memory register 2 to memory register 3, and a pulse from another synchronizer output 6 records the current code the count values from the ADC outputs to the register. 2 memories. Codes of the previous and current values of samples from the outputs of registers 2 and 3 of the memory are fed to the inputs of blocks 7 and 8 of the comparison. The subtraction operation is performed using a blockOBOB 7 and 8 comparison and adder 9. Regardless of the time characteristics of the signal representing the process under study (incremental or decreasing), the smaller value is always subtracted from the larger sample value, while the sign of the difference on the sign output of the adder 9 is positive and the difference in the adder is in the reverse code. When an extreme value appears, the sign of the difference at the sign output of the adder 9 becomes negative, and the difference in the adder 9 becomes negative. In accordance with the potential at the outputs of the trigger 13, forward (reverse and reverse (forward) codes from the outputs of the comparison blocks 7 and 8 are sent to the inputs of the adder 9. The pulse from the corresponding output of the synchronizer 6 rewrites the difference of the previous and current sample values and the sign of the difference from the output of the adder 9 to the third memory register.10. Determining the difference between the previous and current values of the samples is repeated cyclically, with the conversion frequency of the ADC, for changing the sign of the difference. The sign of the difference (from positive to negative) is This will occur when the function transitions through an extremum, the encoded value of which is stored in memory register 3. From the sign output of memory register 10 to one of the inputs of element 5, the potential enters for recording the subsequent values into register 3. For one group of inputs block 15 comparison (codes} receives the code of the difference between the current and current values of the samples, the value of the specified tolerance is supplied to another group of inputs from the output of the tolerance storage unit H. If the difference value is less than the set tolerance value, then at the output of the code comparison unit 15, a potential is applied that blocks the arrival of pulses from the corresponding synchronizer outputs through the OR II element to start the recorder and through the OR-NO element 12, which prohibits switching of the trigger 13. Comparison the difference between the count value in register 3 and the values of those counting samples, successively entering into register 2c of the output of the A / D converter 1, with the value of the specified tolerance occurs in block 15 of comparison as long as niya