SU826425A1 - Запоминанмцее устройство с блошровкой неисправных ячеек памяти - Google Patents

Description

Изобретение относитс  к запоминающим устройствам (ЗУ). Известны ЗУ с блокировкой неиспра вных  чеек пам ти Dl В одном из известных устройств реализована замена отказавших  чеек пам ти (ЯП) основного накопител  ис правными ЯП из дополнительного накопител  р. Недостатком этого устройства  вл ютс  большие аппаратурные затраты Из известных устройств наиболее. близким техничес1 :им решением к изобретению  вл етс  ЗУ, содержащее регистр адреса, основной накопитель, .первый и второй дополнительные накопители , работающие при считывании параллельно с основным накопителем. Первый дополнительный накопитель содержит резервные ЯП, замен кицие отказавшие ЯП основного накопител . Во втором дополнительном накопителе запоминаютс  коды неисправных адресов основного накопител . Замена информации отказавших ЯП информацией из резервных ЯП производитс  выходным селектором, входы которого соединены с информационными выходами основного и первого дополнительного . накопителей, а его управление производитс  сигналом от дополнительного накопител , возникающим при совпаде НИИ поступающего в ЗУ кода адреса с одним из хранимых во втором дополнительном накопителе кодов неисправных адресов 2 . Недостатком этого устройства  вл етс  большое врем  считывани  из ЗУ, организованного таким образом, что из.основного накопител  в соответствии со старщими разр дами кода адреса производитс  выборка одновременно нескольких слов, из которь1х затем блок выборки одного слова, управл емый поступающими позднее {часто позже выборки слов из основного накопител ) младшими разр дами к.ода адреса , проЪу скает на выход ЗУ одно слово. Увеличение времени считывани  ЗУ с блокировкой в котором младшие разр ды приход т позже остальных, происходит из-за необходимости срав нени  всех разр дов поступающего в ЗУ кода адреса с хранимыми во вто ром дополнительном накопителе кодам неисправных адресов. В случав, если мпадшие разр ды кода адреса приход  позже выборки слов из основного накопител , то потребуетс  значительное врем , прежде чем проанализирую то,  вл етс  ли пришедший адрес не исправным, после чего выдаетс  сигн чтени  из основного или первого дополнительного накопител  ,и нужна  информаци  поступает на выход. Цель изобретени  - повьппение быс тродействи  ЗУ с блокировкой неиспр ных ЯП, когда часть разр дов кода адреса поступает в ЗУ позже остальных и осуществл ет на выходе устройства выборку одного из нескольких одновременно считанных из основного накопител  слов. Поставленна  цель достигаетс  тем, что запоминающее устройство с блокировкой.неисправных  чеек пам ти , содержащее основной и дополнительные накопители, регистр адреса, схему сравнени , коммутаторы и блок выборки информации, причем один из выходов регистра адреса подключен ко входам основного и первого дополнительного накопителей и к первым входам схемы сравнени  и второго дополнительного накопител J другой выход регистра адреса соединен со вторым входом второго дополнительного накопител  и одним из входов блока выборки информации, первый входы коммутаторов подключены к выходам основного накопител , вторые - к выходу первого дополнительного накопител , первый выход второго дополнительного накопител  соединен со вторым входом схемы сравнени ,, введен дешифратор кода замен емого числа, один вход которого подключен ко второму выходу второго дополнительного накопител , другой. к выходу схемы сравнени , а выходы соединены с третьими входами коммутаторов , выходы которых подключены ко входам блока выборки информации, На чертеже изображена структурна  схема предлагаемого ЗУ. Устройство содержит регистр 1 адреса, основной накопитель 2, пер5 3 и второй 4 дополнительные накопители, схему 5 сравнени , коммутаторы 6, блок 7 выборки информации и дешифратор 8 кода замен емого числа. Первый и второй входы схемы сравнени  подключены соответственно к одному из выходов регистра 1 и первому вьпсоду накопител  4, .второй выход которого соединен с первым входом дешифратора 8, второй вход которого подключен к выходу схемы 5 сравнени . Первые, вторые и третьи входы коммутаторов 6 подключены соответственно к выходам накопител  2, вьпсоду накопител  3 и выходам дешифратора В. Накопитель 2 имеет выходы 9 -9ц. Устройство работает следзтощим образом. При считывании поступающий на регистр 1 по входу 10 код адреса содержит две группы разр дов: А старших разр дов, поступающих на регистр 1одновременно, и В младших разр дов, поступающих значительно позже разр дов А.. . Разр ды А поступают на накопитель 2и выбирают на его выход одновременно слов по R разр дов. В случае: исправной работы накопител  2 все К слов передаютс  через коммутаторы 6 на блок 7f который под управлением пришедших позже В младших разр дов вьщает на выходе 1I одно из считанных из.накопителей 2 слов, длиной R разр дов, которое после проверки блоком контрол  (не показан) передаетс  на обработку. Если в вьщаваемом на выходе 11 слове обнаружена ошибка, вызванна  отказом  чейки пам ти накопител  2, то правильна  информаци  этого слова записываетс  в накопитель 3, а все разр да его кода адреса фиксируютс  в накопителе 4. В дальнейшем при считывании из ЗУ по.какому-либо адресу, в соответствии с кодом разр дов А происходит параллельна - выборка К слов из накопител  2, одного слова из накопител  3 и кода неисправного адреса из накопител  4. Схема 5 сравнени  производит сравнение только разр дов А , т.е. не ожидает прихода оставшихс  В разр дов. В случае совпадени  А разр дов, поступивших при считывании на регистр 1, с А разр да- ми, хранимыми в накопителе 4, схема

5сравнени  выдает сигнал включени  на дешифратор 8,

Одновременно с этим на первый вход дешифратора 8 из накопител  4 поступает записанна  ранее информаци  В разр дов неисправного адреса На одном из выходов дешифратора 8 , возникает сигнал, по которому соответствующий коммутатор 6 пропускает вместо, слова, считанного из накопител  2, слово из дополнительного накопител  3, а остальные коммутаторы

6пропускают на входы блока 7 информацию из накопител  2. Если затем

на блок 7 от регистра 1 поступают разр ды В, совпадающие со считанными из накопител  4, то на вькоде 11 будет выдано слово из дополнительного накопител  3. Если разр ды В на регистре 1 и считанные из накопител  4 не совпадают, на выходе 1I будет выдано соответствующее слово из накопител  2.

Таким образом, неожида  анализа поступающих в ЗУ позже разр дов В кода адреса, осуществл етс  блокировка неисправных ЯП основного накопител  3 и замена из на исправные т.е. повышаетс  быстродействие устройства .

Claims (2)

1.Патент США .3748653, кл. 340173 , опублик. 1973.

2.Патент Франции ff 2312837, кл. G II С 11/00, опублик. 1977 (прототип).