SU822178A1 - Устройство дл сравнени двоичныхчиСЕл - Google Patents
Устройство дл сравнени двоичныхчиСЕл Download PDFInfo
- Publication number
- SU822178A1 SU822178A1 SU792773838A SU2773838A SU822178A1 SU 822178 A1 SU822178 A1 SU 822178A1 SU 792773838 A SU792773838 A SU 792773838A SU 2773838 A SU2773838 A SU 2773838A SU 822178 A1 SU822178 A1 SU 822178A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- bit
- bus
- output
- input
- inputs
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ
1
.
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при реализации технических средств дискретной автоматики и вычислительных машин.
Известно устройство дл сравнени двоичных чисел, содержащее регистры сравниваемых чисел, элементы И, ИЛИ, НЕ, причем в каждом разр де устройства пр мые выходы соответствующих разр дов первого и второго -регистров сравниваемых чисел соединены с первыми входами соответственно первого и второго разр дных элементов И, вторые входы которых подключены к и.нверсным выходам тех же разр дов соответственно второго и первого регистров сравниваемых чисел, выходы первого и второго разр дных элементов И каждого разр да подключены ко входам установки единицы младшего разр да соответственно первого и второго регистров сравниваемых чисел и ко входам установки нул младшего разр да соответственно второго и первого регистров сравниваемых чисел, кроме того, выходы разр дных элементов И подключены ко входам элементов ИЛИ, выходы которых через
элементы НЕ подключены ко входам оконечного элемента И рГ .
Недостатком этого устрюйства вл етс его сложность.
Наиболее близким к предлагаемому вл етс устройство, содержащее два п-разр дных регистра на триггерах, п поразр дных узлов сравнени и элемент ИЛИ-НЕ, причем пр мой и
0 инверсный выкоды триггера каждого i-rp разр да первого регистра, где i 1,2,...,п соединены с первьвл и вторым входами Г-го поразр дного узла сраВ1 ни соответственно,
5 пр мой и. инверсный выходы каждого i-ro триггера второго регистра под ключены к третьему и четвертому входам i-ro поразр дного узла сравнени соответственно, п тые входы
0 всех поразр дных узлов сравнени соединены с шиной синхронизации, а информационные входы регистров подключены к шинам сравннваекых 1исел, первый выход каждого j-ro поразр д5 ного узла сравнени , где J 1,2, ...,(п ) соединен со входом установки в единичное состо ние триггера (j+l)-ro разр да первого регистра и ср входом установки в нулевое состо ние триггера (j+l)ro
G
разр да второго регистра,,, второй выход каждого j-ro поразр дного узла сравнени подключен ко входу установки в нулевое состо ние триггера (j+1) -го разр да первого регистра и ко входу установки в единичHoe состо ние триггера (j+1)-го раз да второго регистра, выходы п-го поразр дного узла сравнени соединены со входами элемента ИЛИ-НЕ 2 . I Недостатком указанного устройства также вл етс его сложность.Когда одно из сравниваемых чисел задаетс в виде числоимпульсной последовательности , то указанна реализаци не вл етс оптимальной по стоимости.
Цель изобретени - упрощение устройства ,
Поставленна цель достигаетс тем, что в устройстве дл сравнени двоичных чисел, содержащем п-разр дный счетчик, установочные входы которого соединены с шинами первого сравниваемого числа, триггеры, элементы И, ИЛИ, элемент задержки, выход переполнени п-разр дного счетчика через элемент задержки подключен ко входу установки в единичное состо ние первого триггера, пр мой выход которого соединен с первыми входами первого и второго элементов И, выход первого элемента И подключен ко входу установки в единичное состо ние второго триггера, инверсный выход которого соединен со вторым входом второго элемента Икс первым входом третьего элемента И, второй вход которого подключен к инверсному выходу первого триггера, входна шина второго сравниваемого числа устройства соединена с первым входом .элемента ИЛИ, второй вход которого подключен к шине управлени устройства, а выход элемента ИЛИ соединен с информационным входом счетчика и со вторым входом первого элемента И, входы установки в нулевое состо ние триггеров подключены к шине сброса.
На чертеже представлена блок-схема устройства.
Устройство содержит п-разр дный счетчик 1, шину 2 первого сравниваемого числа,шину 3 второго сравниваемого числа, шину 4 управлени , шину. 5 сброса, элемент ИЛИ 6, элемент 7 задержки,, триггеры 8 и 9, элементы И 10-12, выходные шины 13-15.
Устройство работает следующим -Образом.
Перед началом сравнени по шине 5 поступает сигнал сброса и устанавливает триггеры 8 и 9 в нулевое состо ние. Первое сравниваемое число подаетс по шине 2 таким образом, чтобы в п-разр дном счетчике 1 установилось его инверсное значение. После этого по шине 3 через элемент
ИЛИ б на информационный вход младшего разр да счетчика 1 поступает второе число в виде числоимпульсной последовательности. Когда второе число передано, по шине 4 управлени поступает сигнал и, спуст врем переходных процессов, на одной из выходных шин 13-15 сформировываетс результат сравнени в виде единичного сигнала. На выходных шинах 13-.15 результат сравнени сохран етс до поступлени сигнала сбрса по шине 5.
Пусть А Б 101, тогда в счетчике 1 число А устанавливаетс в . виде инверсного кода 010. После приема на счетный вход младшего разр да числоимпульсной последовательности из 101 импульса в счетчике 1 происходит с тчмирование 010 + 101 111. После поступлени по шине 4 управлени сигнала в счетчик 1 добавл етс еще единица и на выходе старшего разр да сформировываетс сигнал переполнени , который после задержки на элементе 7 устанавливае в единичное состо ние триггер 8 сразу после прекращени сигнала на выходе элемента ИЛИ б. Единичное состо ние триггера 8 и нулевое триггера 9 обеспечивают формирование единичного сигнала с помощью элеt Ta И 11 на выходной шине 14 ()при нулевых сигналах на двух других шинах 13 и 15.
Пусть А в дл определенности А 101 и Б 110. В счетчике 1 устанавливаетс код 010, а после приема на счетный вход 110 устанавливаетс в единичное состо ние триггер 8. После поступлени по шине 4 сигнала фиксации на выходе элемента И 10 формируетс единичный сигнал и триггер 9 устанавливаетс в единичное состо ние, тем самым определ единичный сигнал на выходной шине 13 и нулевые - на выходных шинах 14 и 15.
Пусть А Б дл определенности А 101 и Б 100. После приема числа в счетчике 1 устанавливаетс инверсное значение 010, а после приема на счетный вход 100 импульсов получаетс сумма 010 + 100 110. После поступлени по шине 4 сигнала фиксации полученна сумма увеличиваетс на единицу: 110 + 001 111. Так как сигнал переполнени в этом случае не по вл етс , то триггеры 8 и 9 остаютс в нулевом состо нии. На выходной шине 15 с помощью эле . мента И 12 фо ируетс единичный сигнал А Б при нулевых сигналах на двух других выходных шинах 13, 1
Устройство дл сравнени двоичных чисел может иметь более простую модификацию. Когда вьадерживаютс необходимые временные соотношени и врем задержки может быть равным
нулю, то фактически элемент задержки может отсутствовать.
Claims (2)
1.Авторское свидетельство СССР 565296, кл. G 06 F 7/04, 1973.
2.Авторское свидетельство СССР 0 по за вке № 2674783/18-24,
кл. G 06 F 7/04, 1978 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792773838A SU822178A1 (ru) | 1979-06-04 | 1979-06-04 | Устройство дл сравнени двоичныхчиСЕл |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792773838A SU822178A1 (ru) | 1979-06-04 | 1979-06-04 | Устройство дл сравнени двоичныхчиСЕл |
Publications (1)
Publication Number | Publication Date |
---|---|
SU822178A1 true SU822178A1 (ru) | 1981-04-15 |
Family
ID=20830983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792773838A SU822178A1 (ru) | 1979-06-04 | 1979-06-04 | Устройство дл сравнени двоичныхчиСЕл |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU822178A1 (ru) |
-
1979
- 1979-06-04 SU SU792773838A patent/SU822178A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1053189A (ru) | ||
US3453597A (en) | Multi-station digital communication system with each station address of specific length and combination of bits | |
SU822178A1 (ru) | Устройство дл сравнени двоичныхчиСЕл | |
US3519941A (en) | Threshold gate counters | |
US3651416A (en) | Digital parallax discriminator system | |
US4815111A (en) | Data receiving system | |
SU903864A1 (ru) | Устройство дл определени наименьшего из @ чисел | |
SU1509957A1 (ru) | Устройство дл селекции признаков изображени объектов | |
SU1174919A1 (ru) | Устройство дл сравнени чисел | |
SU798811A1 (ru) | Устройство дл сравнени двоич-НыХ чиСЕл | |
SU1495800A1 (ru) | Устройство дл контрол информации в параллельном коде | |
SU1068931A2 (ru) | Устройство дл сравнени двоичных чисел | |
SU798814A1 (ru) | Устройство дл сравнени чисел | |
SU1319028A1 (ru) | Цифровой умножитель частоты следовани импульсов | |
SU957436A1 (ru) | Счетное устройство | |
SU798785A1 (ru) | Устройство дл вывода информации | |
SU1275762A1 (ru) | Делитель частоты следовани импульсов | |
SU1149260A1 (ru) | Устройство дл обнаружени ошибок в параллельном @ -разр дном коде с посто нным весом К | |
SU1403059A1 (ru) | Устройство дл сортировки массивов чисел | |
SU760088A1 (ru) | Устройство для сравнения чисел с двумя порогами1 | |
SU798817A1 (ru) | Устройство дл сравнени чисел | |
SU466508A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU512591A1 (ru) | Устройство выделени рекуррентного синхросигнала с исправлением ошибок | |
SU1043631A1 (ru) | Устройство дл сравнени | |
SU1183978A1 (ru) | Устройство дл ввода информации |