Изобретение относитс к вычислительной технике и может быть исполь зовано при разработке специализированньах вычислительных машин и прО цессоров дл решени систем линейны алгебраических уравнений. Известно устройство дл решени систем линейных алгебраических урав нений tl} содержащее интеграторы к эффициентов, интегратор свободного члена ,и интеграторы неизвестных, пр чем выходы интеграторов коэффициент каждого столбца соединены.со входа интеграторов свободного члена того же столбца, выходы которых подключе ны ко входам интеграторов неизвестных того же столбца и ко входам интеграторов коэффициентов соответствующих строк. Недостатком этого устройства вл етс большое количество используемо .го оборудовани , а также запазда1ВЭ1ние в обработке приращений и трудность решени систем уравнеНИИ вйсоких пор дков, а также сравнительно малое быстродействие. Известно также устройство дл решени систем алгебраических уравнений 2, содержащее несколько групп регистров пам ти коэффицентов , к выходам которых подключены первые входы соответствукмдих блоков умножени кода коэффидентов на знак приращени переменной, регистры накоплени величин нев зок , выходы которых подсоединены к соответствующим входс1м блока уравновешивани , и цифровые интеграторы накоплени переменных,вхо1У каждого из которых соединены са вторыми входами блоков умножени соответствующей группы и с соответствующими выходами блока уравновешивани . Недостатком этого устройства вл етс большой объем требуемого оборудовани даже дл систем уравне.ний невысокого пор дка, причем сложность устройства увеличиваетс по мере увеличени пор дка решаемой системи. Из известных устройств наиболее близким по технической сущности к изобретению вл етс устройство дл решени систем линейных алгебраических уравнений И, содержащее одноразр дные сумматоры-вычитателн, сдвиговые регистЕйл,.реверсивные счетчики, блоки анализа, элементы И/ИЛИ. Управл кнцие входы сдвиговых регистрой соединены с управл ющей шиной, а выходы - с первыми входами соответствующих одноразр дных сумматоров-вычитателей, объединенных в U столбцов по (h +1) последовательно соединенных одноразр дных сумматоров-вычитателей в каждом. Управл ющие входы одноразр дных сумматоров-вычитателей каждой строки соединены со входами соответствующего реверсивного с етчика, выход п -го одноразр дного сумматоравычитател каждого столбца соединен с первым входом (h +l)-ro одноразр дного сумматора-вычитател и с пер вым входом элемента ИЛИ, выход которого соединен со входом (п +1)-го сдвигового регистра. Выход знакового разр да (n+l)-ro сдвигового регистр соединен с входом соответствующего реверсивного счетчика. Выход (и+1)-го сдвигового регистр. соединен со вторым входом блока анализа и через первый элемент И - со вторым входом элемента ИЛИ и со вторым входом перого одноразр дного сумматора-вычитс1тел соответствующего столбца, а через второй элемент И - со ВТОЕ входом (h+l)-ro одноразр дного сумматора-вычитател , выход которого со единен с третьим входом блока анализ Вторые входы элементов И всех столбцов и управл ющие входы реверсивных счетчиков соединены с управл ющей шиной. НГедостатком этого устрюйства такж вл етс большой объем оборудовани . Целью изобретени вл етс упрощение устройства. Поставленна цель достигаетс тем, что устройство, содержащее блок пам ти коэффициентов и свободных членов, сщресный вход которого соединен с выходом счетчика адреса, регистры сдвига, элементы И, сумглатор-накопитель , содержит сумматор единиц и коммутатор, первый вход кот рого соединен с выходом счетчика адреса. Первый вход каждого элеме нта И соединен с соответствующим выходом блока пам ти коэффициентов и свободных членов, один из выходов которого подключен к первому входу сумматора-накопител , второй вход которог соединен с выходом сумматора единиц, входы которого соединены соответсственно с .выходами элементов И. Выход каждого регистра сдвига соединен со своим первым входом и с вторым входом соответствующего элемента И. Второй вход каждого регистра сдвига соединен с соответствующим выходом коммутатора, второй вход которого подключен к выходу сумматора-накопител . Выход счетчика адреса вл етс входом устройства. Схема устройства представлена на чертеже, где обозначены блок 1 пам ти коэффициентов и свободных членов, счетчик 2 адреса, регистры сдвига 3 - 3f, , элементы И 4 - 4п , сумматор единиц 5, сумматор-накопи -. уель б и коммутатор 7. Устройство работает следующим образом . Дл решени уравнени системы первоначально преобразуютс к виду , a,j Xj 4 1,2... ,п , И коэффициенты системы и свобод ,-ч ные члены « записываютс в блок 1пам ти . Начальные приближени корней занос тс в регистры 3 сдвига. Каждое (k; +l)-е приближение корней вычисл етс по следующей формуле: «.+1), --1 {Ki-n . (К.) Х bii- OijXj V.5. q)Xj Приближение X ; в каждой итерации вычисл етс за гт) циклов, в каждом из которых выполн етс m так тов. В каждом цикле выполн ютс следующие действи . В первом цикле, первом такте из блока 1 считываютс младшие разр ды всех коэффициентов а,( 12 ...,1) и логически умножаютс на элементах И 4п на младшие разр ды чисел (приближений корней), наход щихс в регистрах 3. Образованна на выходе сум1-1атора единиц 5 сумма произведений младших разр дов всех коэффициентов на младшие разр ды всех приближений корней складываетс с содержимым сумматора-накопител 6 и младшим разр дом свободного члена Ъ. В сумматоре-накопителе 6 делаетс сдвиг на один разр д в сторону старших разр дов. К счетчику 2добавл етс единица в младший разр д, что вызывает модификацию адреса. В первом цикле, втором такте повтор етс процедура, аналогична описанной в первом такте дл следующих разр дов коэффициентов за исключением того, что во втором и последук цих тактах цикла очередной разр д к сумме не добавл етс . В первом цикле такие такты повтор ютс m раз. Второй цикл начинаетс со сдвига содержимого сумматора-накопител на (т -1) разр д в сторону младших разр дов и циклического сдвига содер. жимого всех регистров 3 на один разр д в сторону младших разр дов. Таким образом, ко входам элементов И подключены очередные разр ды приближений неизвестных, хран щихс в регистрах 3. Далее цикл вычислений выполн етс , как и предыдущий. число циклов вычислений, которое требуетс выполнить, равно in {по числу разр дов кодов чисел, хранимых в региртрах сдвига З).The invention relates to computing and can be used in the development of specialized computers and processors to solve systems of linear algebraic equations. A device is known for solving systems of linear algebraic equations tl} containing integrators to effects, free member integrator, and unknown integrators, so that integrator outputs are the coefficient of each column connected from the integrator input of the free member of the same column whose outputs are connected to the unknown integrator inputs the same column and to the inputs of the coefficients integrators of the corresponding rows. A disadvantage of this device is the large amount of equipment used, as well as the delay in processing increments and the difficulty of solving equation systems of high orders, as well as relatively low speed. It is also known a device for solving systems of algebraic equations 2, containing several groups of memory registers of coefficients, the outputs of which are connected to the first inputs of the corresponding blocks of multiplying the coefficient code by the variable increment sign, accumulation registers of backflow values, the outputs of which are connected to the corresponding input of the balancing unit, and digital integrators of accumulation of variables, inputs of each of which are connected to the second inputs of the multiplication units of the corresponding group and with the corresponding equilibration passages block. A disadvantage of this device is the large amount of equipment required, even for systems of equations of low order, and the complexity of the device increases as the order of the system being solved increases. Of the known devices, the closest in technical essence to the invention is a device for solving systems of linear algebraic equations AND, containing one-bit adders-subtractors, shift registers, reverse counters, analysis units, AND / OR elements. The control inputs of the shift registers are connected to the control bus, and the outputs are connected to the first inputs of the corresponding one-bit adders-subtractors combined in U columns of (h +1) serially-connected single-digit adders-subtractors in each. The control inputs of the one-bit totalizers-subtractors of each row are connected to the inputs of the corresponding reversing sensor, the output of the nth single-digit totalizer of each column is connected to the first input of the (h + l) -ro single-digit totalizer-subtractors and with the first input of the OR element whose output is connected to the input of the (n + 1) th shift register. The output of the sign bit (n + l) -ro shift register is connected to the input of the corresponding reversible counter. The output (and + 1) -th shift register. connected to the second input of the analysis unit and through the first AND element to the second input of the OR element and to the second input of the first one-bit adder-subtraction of the corresponding column, and through the second AND element-to the WTO input of the (h + l) -ro one-bit adder- subtractor, the output of which is connected to the third input of the block analysis The second inputs of the elements AND of all columns and the control inputs of the reversible counters are connected to the control bus. The low balance of this device is also a large amount of equipment. The aim of the invention is to simplify the device. The goal is achieved by the fact that the device contains a memory block of coefficients and free members, the sweet input of which is connected to the output of the address counter, shift registers, AND elements, the accumulator-accumulator, contains the unit adder and the switch, the first input of which is connected to the output of the counter addresses. The first input of each element I is connected to the corresponding output of the memory block of coefficients and free members, one of the outputs of which is connected to the first input of the accumulator-adder, the second input of which is connected to the output of the unit adder, the inputs of which are connected respectively to the outputs of the I. each shift register is connected to its first input and to the second input of the corresponding element I. The second input of each shift register is connected to the corresponding output of the switch, the second input of which is connected to you the adder drive. The output of the address counter is the input to the device. The device diagram is shown in the drawing, where block 1 of the coefficient memory and free members is indicated, counter 2 addresses, shift registers 3–3f,, And 4–4n elements, adder of units 5, accumulator adder -. bar b and switch 7. The device operates as follows. To solve the equations, the systems are initially converted to the form, a, j Xj 4 1,2 ..., n, And the coefficients of the system and freedoms, the terms "are" written in block 1. The initial approximations of the roots are entered in the 3 shift registers. Each (k; + l) -e root approximation is calculated using the following formula: ". + 1), --1 {Ki-n. (K.) X bii- OijXj V.5. q) Xj Approximation X; in each iteration, it is calculated in rm) cycles, in each of which m such as Comte. In each cycle, the following actions are performed. In the first cycle, the first clock cycle from block 1, the lower bits of all coefficients a, (12, ..., 1) are read and logically multiplied by the AND 4n elements by the lower bits of the numbers (root approximations) in registers 3. Formed the output of the sum of the 1-1 units of 5, the sum of the products of the lower bits of all coefficients for the lower bits of all approximations of the roots is added to the contents of the accumulator adder 6 and the younger digit of the free term b. In accumulator 6, a shift is made by one bit toward the higher bits. Counter 2 is added to the low order, which causes the address to be modified. In the first cycle, the second cycle, the procedure is repeated, similar to that described in the first cycle for the next bits of the coefficients, except that the next and next cycles of the cycle do not add the next bit to the sum. In the first cycle, such cycles are repeated m times. The second cycle begins with a shift of the contents of the accumulator adder (t -1) to the lower bits and a cyclic shift of the contents. all registers 3 for one bit in the direction of the lower bits. Thus, the next bits of the approximations of the unknowns stored in registers 3 are connected to the inputs of the And elements. Next, the computation cycle is performed, as the previous one. the number of cycles of computations that must be performed is in (in the number of bits of the codes of numbers stored in the shift registers 3).