SU809191A1 - Устройство дл обработки данных - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении многопроцессорных устройств обработки данных. Известно устройство дл  обработки данных , представл ющее собой несколько автономных процессоров, имеющих общую оперативную пам ть с произвольной выборкой. Каждый процессор имеет .индивидуальную шину св зи с общей пам тью. Блок управлени  пам тью обеспечивает последовательный доступ процессоров к накопителю информации оперативной пам ти IJ. Недостатком такого устройства  вл етс  относительно низкое быстродействие, обусловленное потер ми процессорного лремени на ожидание разрешени  обмена с пам тью в последовательном канале св зи с накопителем информации. Наиболее близким к предлагаемому  вл етс  устройство дл  обработки данных, содержащее запоминающее устройство, к которому обращаютс  через соответствующие интерфейсы по двум или более шинам, одна из которых  вл етс  общей шиной системы, соедин ющей несколько блоков, запрашивающих до.ступ к запоминающему устройству, а остальные щины  вл ютс  индивидуальными, однозначно соответствующнмн только одному процессору. Интерфейсы запоминающего устройства и его блок управлени  обеспечивают работу таким образом , что в любой момент времени лнщь одна щина имеет доступ к запоминающему устройству, независимо от приоритетов поступающих по щнне сигналов 2|. Недостаток этого устройства - относительно низкое быстродействие обмейов обусловленное тем, что в любой момент времени доступ к пам ти имеетс  только по одной щине дл  какого-либо одного процессора , вследствие чего другие процессоры будут иметь непроизводительные потери времени на ожидание разрешени  обмена ,с пам тью. Цель изобретени  - повышение быстродействи  устройства данными процессоров с пам тью и между собой в устройстве обработки данных. Поставленна  цель достигаетс  тем, что в устройстве Дл  обработки данных, содержащем К процессоров и запоминающий блок, выполненный из подблоков пам ти, причем первые входы-выходы процессоров соедн:

йены через общую шину с первыми входамивыходами подблоков пам ти запоминающего блока, а вторые входы-выходы каждого процессора соединены через соответствующие щины со вторыми входами-выходами подблоков пам ти запоминающего блока, число подблоков пам ти в запоминающем блоке соответствует числу процессоров и в устройство обработки данных введены дещифратор подблоков пам ти и К блоков приоритета , причем вход дешифратора подблоков пам ти соединен через общую щину с первыми входами-выходами процессоров, а выходы соединены с первыми входами блоков приоритета, вторые входы которых соединены с соответствующими выходами процессоров , первые и вторые выходы блоков приоритета соединены с первыми и вторыми управл ющими входами подблоков пам ти запоминающего блока.

На чертеже представлена структурна  схема устройства дл  обработки данных.

Устройство содержит св занные общей шиной процессоры 1.1, 1.2, ..., 1.К, дещифратор 2 подблоков пам ти, св занный с общей шиной адресной шиной подблоков пам ти , подблоки 3.1, 3.2, ...,,З.К пам ти, св занные через интерфейс 4 общей щины с общей щиной и через индивидуальные интерфейсы 5.1, 5.2, ..., 5.К с соответствующими шинами процессоров, блоки 6.1, 6.2, ..., 6.К приоритета, св занные по входам с выходами дешифратора и с управл ющими лини ми индивидуальных щин процессоров, а по выходам с управл ющим входом интерфейса общей шины и с управл ющими входами индивидуальных интерфейсов 5.1, ..., 5.К.

Устройство дл  обработки данных работает следующим образом.

Любые из К (т К) процессоров 1.1, 1.2, ..., 1.К, независимо друг от друга во времени, формируют физические адреса дл  обращени  к пам ти или к другому процессору . Значение кода адреса определ ет путь обращени  любого процессора l.i (, 2, ..., К) либо к подблоку пам ти 3.1 через индивидуальную щину i и индивидуальный интерфейс 5.1, либо по общей шине к процессору 1.J (1 J J; i -J 1, 2, ... К) или к подблоку З.п (1 п; i, п 1, 2, ..., К) пам ти. Если сформированный процессором l.i код адреса совпадает с адресом собственного подблока пам ти 3.1, то процессор по соответствующей шине через интерфейс 5.1 св зываетс  с ним непосредственно, а если код адреса не совпадает, то процессор осуществл ет акт захвата общей щины на обращение по общим дл  устройства обработки данных правилам захвата общей щины в соответствии с собственным приоритетом. Параллельно процессору, производ щему обмен по общей шине, любые другие т-1 процессоров могут производить обмен по индивидуальным шинам со своими блоками пам ти. Адрес , вырабатываемый процессором, производ щим обмен по общей щине, поступает на входы дешифратора 2, и в случае обращени  данного процессора 1.1 к подблоку З.п (i Ф пУ пам ти дещифратор возбуждает соответствующий выход, и сигнал запроса поступает на один из входов блока б.п приоритета .

Если на второй вход блока б.п приоритета поступает запрос на обращение к подблоку З.п пам ти от процессора 1.п, то в зависимости от приоритета, соответствующий блок приоритета запускает ими интерфейс 4 общей щины или индивидуальный интерфейс 5.п, обеспечива  тем самым обмен с подблоком З.п пам ти или процессора 1.1 по общей щине, или процессора 1.п по индивидуальной щине.:

Параллельно данному обращению остальные т-2 процессора могут беспреп тственно обращатьс  к своим подблокам пам ти, что обуславливаетс  избирательностью дещифратора 2 и тем фактом, что по общей шине

9 одновременно не может производитьс  больше , чем один обмен.

Если процессор 1.1 обращаетс  не к пам ти , а к другому какому-либо из процессоров, то обмены по индивидуальным шинам не мешают и не задерживают этого обращени . В предлагаемом устройстве повыщаетс  производительность системы за счет ликвидации потерь времени на ожидание в последовательном канале св зи процессоров

д С пам тью и увеличени  степени распараллеливани  обработки данных, хран щихс  в пам ти, увеличиваетс  быстродействие самих обменов с пам тью в св зи с тем, что процессоры, при обмене с собственными подблоками пам ти не тер ют врем  на обработку прерывани  и захват магистрали. Кроме того, устройство отличаетс  простотой реализации и невысокими затратами на распараллеливание шин обмена.

Claims (2)

1.Патент Великобритании № 1476212, G 06 F 13/00, 1974.

кл.

2.Патент Великобритании № 1485758, G 06 F 13/00, 1973 (прототип).

кл.