SU805362A1 - Цифровой интегратор - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано при построении цифровых интегрирующих структур вычислительных у ::тройств.

Известен цифровой интегратор с тернарным способом кодировани  входных и выходных величин, реализующих различные формулы численного интегрировани , содержащий сумматор дл  получени  нового значени  подынтегральной функции, блок умножени , сумматор остатка и два регистра дл  хранени  подынтегральной функции и остатка интеграла 1.

Недостатком такого интегратора  вл етс  наличие погрешности, св i HHba с выбором того или иного метода численного интегрировани , , и погрешности, накапливающейс  во времени при. прерывистом характере процесса интегрировани , т.е. когца независима  переменна  измен ет во времени свою величину по модулю и знаку.

Наиболее близким по технической сущности к предлагаемому  вл етс  интегратор, содержащий регистр и сумматор подынтегральной функции, входной блок и входную клемму приращений подынтегральной функции, стохастический переключатель, бло1 умножени , входную клемму приращег НИИ независимой переменной, сумматор и регистр приращений интеграла, выходной блок и выходную клемму приращений интеграла. Вход щий в состав известного устройства стохастический переключатель позвол ет в процессе

o интегрировани  переходить с метода пр моугольников с недостатком на метод пр моугольников с избытком и наоборот 2.

Однако применение стохастического переключател , позвол ющего усредн ть значени  интеграла, т.е. снижать погрешность метода интегрировани  при незначительном увеличении аппаратурных затрат, не приводит к уменьшению погрешности, накапливающейс  во времени при прерывистом характере вычислени  с переменным знаком приращений незавиСИМОЙ переменной, и эта погрешность при длительных процессах вычислени  может достигать значительной величины.

Цель изобретени  - повышение точности .

.Цель достигаетс  тем, что в цифровой интегратор, содержащий сумматор подынтегра льной .функции, первый вход которого соединен через блок ввода со входом при{ а1цений подынтегральной функции интегратора, регистр подынтегральной функции, выход которого подключен к первому входу переключател  и второму входу сумматора подынтегральной функции, выход которого соединен со входом регистра подынтегральной функции и вторым входом переключател , выход которого соединен с первым входом блока умножени , второй вход которого соединен со входом приращений независимой переменной интегратора, выход блока умножени  соединен с первым входом сумматора приращений интеграла, выход которого подключен через блок вывода к выходу интеграюра и через регистр приращений интеграла - ко второму входу сумматора приращений интеграла, введены блок пам ти и узел сброса, причем выход блока умножени  соединен с первым входом блока пам ти, выход которого подключен к третьему входу cyiviMaTopa приращений интеграла, . второй вход блока умножени  соединен с первым входом узла сброса, второй вход которого подключен к синхронизирующему входу интегратора выход узла сброса соединен со вторым входом блока пам ти.

Блок-снема цифрового интегратора представлена на чертеже.

Устройство содержит регистр 1 подынтегральной функции, сумматор 2 подынтегральной функции, блок 3 ввода , вход 4 приращений подынтегральной .функции, -переключатель 5 (стохастический ) , блок 6 умножени , вход 7 пр..ращений независимой пере енной , сумматор 8 приращений интеграла , регистр 9 приращений интеграла , блок 10 вывода, выход 11 приращений интеграла., блок 12 пам ти , узел 13 сброса, синхронизирующи вход 14. .

Блок пам ти 12 предназначен дл  хранени  результата произведени 

подынтегральной функции на независимую переменную, т.е., приращени  интеграла от предыдущего шага интегрировани  и знака этого приращени  до В5 зобновлени  процесса вычислени  с тем, чтобы на первом шаге интегрировани  после возобновлени  процесса вычислени , сформировать новое значение интеграла от предыдущего шага интегрировани . Узел 13 сброса предназначен дл  формировани сигнала сброса дл  блока пам ти 12 после каждого шага интегрировани , если процесс вычислени  носит непрерывный характер.

Цифровой интегратор работает следующим образом.

Приращени  подынтегральной функции со входа 4 через блок 3 поступают на один из входов сумматора 2 и записываютс  .в регистре 1, где и хран тс  все врем , пока будет идти процесс вычислени . Приращени  независимой переменной через вход 7 поступают на один из входов блока 6 умножени , на другой вход которого поступают значени  подынтегральной функции из регистра 1 и сумматора 2 через стохастический переключатель 5. В блоке б умножени  идет процесс умножени  значени  подынтегральной функции на независимую переменную. Приращени  интеграла, полученные в результате умножени , поступают на одиц из входов сумматора 8 приращений интеграла и записываютс  в регистре 9. Приращени  интеграла с вьхода сумматора 8 через блок 10 поступают на выход 11. Стохастически переключатель 5 позвол ет перехбдить в процессе вычислени  по случайному закону с метода интегрировани  по пр моугольникам с избытком на метод интегрировани  по пр моугольникам с недостатком. Приращени  независимой переменной со входа 7 поступают также и на один из входов узла 13 сброса, на второй вход которого поступают импульсы синхронизации со входа 14. Если на 1-том шаге интегрировани  на выходе блока б умножени  по витс  приращение интеграла, то оно. запишетс  не только в регистре 9, но и в блоке 12 пам ти, пройд  На один из его входов. Если процесс вычислени  не прекратитс ,

то узел 13 сброса сформирует сигнал сброса блока 12 пам ти , и процесс интегрировани  протекает обычным путем . Узел 13 сброса формирует сигнал сброса при непрерывном характере процесса вычислени  на каждом шаге интегрировани . Зсли на i-том шаге интегрировани  процесс вычислени  прекратитс , то сигнал сброса не сформируетс  и при наличии на выходе блока 6 умножени  приращени  инт-еграла , на данном шаге интегрировани  последний запишетс  в блоке 12 пам ти (модул  и знака приращени  интеграла ) и будет хранитьс  в нем со своим знаком до возобновлени  процесса вычислени . При возобновлении процесса вычислени  на первом же (1 + 1) шаге интегрировани  это приращение интеграла, пройд  на один из входов сумматора 8,.просуммируетс  с текущим значением интеграла, хран щимс  в регистре 9, и таким образом сформируютс  новае значение интеграла от п едыдущего i-toro щага интегрировани . Информаци  о приращении интеграла, хран ща с  в блоке 12 пам ти, сброситс  сигналом от узла 13 сброса, и далее процесс вычислени  протекает обычным путем.

Таким образом, накапливающа с  погрешность , св занна  с прерывистым характером вычислени / отсутствует, и ошибка вычислени  не превышает единицы приращени  интеграла.

Цифровой интегратор при незначительных аппаратурных затратах увеличивает точность вычислительных устройств.

Claims (2)

1.Алексеенко А.Г. и др. Применение КМДП ИС, ГОНТИ-5, вып. 3. 1976,

С. 6-8.,

2.Авторское свидетельство ССсг 357570, кл. G 06 G 7/18, 1973 (прототип).