SU803700A1 - Микропроцессор дл управлени пам тью микрокоманд - Google Patents

Abstract

МИКРОПРОЦЕССОР ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ ^ШKPOKOMAHД, содержащий регистр микрокоманд, блок формирова- 1ШЯ адреса, первьй регистр адреса микрокоманд, причем информационный вход регистра микрокоманд соединен с входом микрокоманд микропроцессора, а выход регистра микрокоманд соединен с первым входом блока формировани  адреса, второй вход которого соединен с информационным входом микропроцессора, первый выход блока формировани  адреса соединен с адресным входом первого регистра адреса микрокоманд, отличающий с   тем, что, с целью расширени  функциональных возможностей микропроцессора за счет осуществлени  обработки прерьшаний на микропрограммном уровне и повышени  его быстродействи , в него введены второй регистр адреса микрокоманд,коммутатор, управл ющий триггер, элементы И, ИЛИ, НЕ, И-НЕ, два счетных триггера, триггер прерьшаний, причемвыходы первого и второго регистров адреса микрокоманд соединены соответственно с первым и вторым информационными входами коммутатора, выход которого соединен с выходом адреса микропроцессора и третьим входом бло,ка формировани  адреса, первый выход которого соединен с адресным входом второго регистра адреса микрокоманд, пр мой выход управл ющего триггера соединен с первыми входаьш первых элементов И-НЕ и 1ШИ и первым управл ющим входом коммутатора, ин- версньш выход управл ющего триггера соединен со своим информационным входом и с первыми входами вторых элементов И-НЕ и ИЛИ и с вторым управл ющим входом коммутатора, выходы первого и второго элементов И-НЕ соединены соответственно с входами установки первого и второго регистров адреса микрокоманд, выход второго элемента ИЛИ соединен с первым входом третьего элемепта И-НЕ, выход которого соединен с синхровхо- дом второго регистра адреса микрокоманд, выход первого элемента ИЛИ соединен с первым входом четвертого элемента И-НЕ, выход которого соединен с синхровходом первого регистра адреса микрокоманд, второй и третий выходы блока формировани  адреса соединены с первым и вторым входами третьего элемента ИЛИ соответственно, выход которого соединен с первым входом первого элемента П, выход которого соединен с синхровходом управл ющего триггера, синхровход первого счетного триггера соединен с входом первого синхроимпульса микропроцессора и с тактовым входом регистраёСОс 00оС/0*^>&

Description

микрокоманд, пр мой выход первого счетного триггера соединен с вторыми входами первых и вторых элементов И-НЕ и ИЛИ и с третьим входом третьего элемента ИЛИ, инверсный выход первого счетного триггера соединен со своим информационным входом и синхровходом второго счетного триггера, инверсньй выход которого соединен со своим информационным входом, а пр мой выход соединен с первым входом п того элемента И-НЕ, первьш вход второго элемента И соединен с входом элемента НЕ, с входом второго синхроимпульС ..1 млкропроцессора и с четвертым

входом блока формировани  адреса, второй вход второго элемента И соединен с входом сброса первого счетного триггера и с инверсным выходом триггера прерываний, а выход второго элемента И соединен с входом сброса второго счетного триггера, вькод элемента НЕ соединен с вторыми входами с третьего по п тый элементов И-НЕ и первого элемента И , выход п того элемента И -НЕ соединен с входом сброса триггера прерываний , вход установки которого соединен с входом прерьшаний микропроцессора.

Изобретение относитс  к области цифровой вычислительной техники, а именно к проектированию цифровых вычислительных машин на основе больших интегральньк.схем (БИС) микропроцессоров . Известны микропроцессорные наборы БИС, отличительной чертой которых  вл етс  наличие микропрограммного устройства управлени , предназначенные дл  конструировани  цифровых вычислительных машин. Обп(им недостатком БИС ЕМУ перечис ленных серий  вл етс  невозможность организации обработки запросбв на прерывание на микропрограммном уровн Наиболее близким по технической сущности к изобретению  вл етс  микропроцессор дл  управлени  пам тью микрокоманд, Микропроцессор дп  управлени  пам тью микрокоманд содержит: регистр микрокоманд, вход микрокоманд ШМК, блок формировани  адреса, регистр адреса микрокоманд, вход адреса и вход синхронизации. К недостаткам известного микропроцессора относитс  невозможность организации прерывани  на микропрограммном уровне,.отсутствие стека дл  хранени  адреса прерванной микро команды, большое врем  ожидани  на обработку прерывани  (на программно уровне) и как следствие, низкое быс родействие по прерьшани м. Цель изобретени  - расширение функциональных возможностей микропроцессора за счет осуществлени  обработки прерываний на микропрограммном уровне и повьшгение его быстродействи . Цель достигаетс  тем, что в микропроцессор дл  управлени  пам тью микрокоманд введены: второй регистр адреса микрокоманд, коммутатор, управ л ющий триггер, два счетных триггера, триггеры прерываний, элементы И, ИЛИ, НЕ, И-НЕ, причем выходы первого и второго регистров адреса микрокоманд соединены соответственно с первым и вторым информационными входами коммутатора , выход мультиплексора соединенс выходом адреса микропроцессора и .третьим входом блока формировани  адреса, первьй выход которого соединен с адресным входом второго регистра адреса микрокоманд; пр мой выход управл ющего триггера соединен с первыми входами первых элементов И-НЕ и ИЛИ и с первым управл ющим входом коммутатора, инверсный выход управл ющего триггера соединен со своим информационным входом и с первыми входами вторых элементов И-НЕ и ИЛИ и с вторым управл ющим входом коммутатора , выходы первого и второго элементов И-НЕ соединены соответственно с входами установки первого и второго регистров адреса микрокоманд, выход второго элемента ИПИ соединен с пер вым входом третьего элемента П-НЕ, выход которого соединен с синхровходом второго регистр. адреса микрокоманд , выход первого элемента ИЛИ соединен с первым входом четвертого элемента И-НЕ, выход которого соединен с синхровходом первого регистра адреса микрокоманд, второй и третий выходы блока формировани  адреса соединены с первым и вторым входами третьего элемента ИЛИ соответственно выход которого соединен с первым вхо дом первого элемента И, выход которо го соединен с синхровходом управл ющего триггера, синхровход первого счетного триггера соединен с входом первого синхроимпульса микропроцессора и с тактовы - входом регистра микрокоманд, пр мой выход первого счетного триггера соединен с вторым входом первых и вторых элементов И-НЕ и ИЛИ и с третьим входом третье го элемента ИЛИ, инверсиьй выход первого счетного триггера соединен с своим информационньм входом и с синхровходом второго счетного триггера, инверсный выход которого соединен с своим информационным входом, а пр мой выход соединен с первым входом п того элемента И-НЕ, первьй вход второго элемента И соединен с входом второго синхроимпульса микропроцессора, с входом элемента НЕ и с четвертым входом блока формировани  адреса, второй вход второго элемента И соединен с инверсным выходом триггера прерываний и с входом сброса перво|Го счетного триггера, а выход втоjporo элемента И соединен с входом сброса второго счетного триггера, выход элемента НЕ соединен с вторыми входами с третьего но п тый элементов И-НЕ и первого элемента И, выход п того элемента И-НЕ соеди11ен с входом сброса триггера прерываний, вход установки которого соединен с входом прерываний микропроцессора. Блок-схема микропроцессора дл  управлени  пам тью микрокоманд приве

дена на чертеже.

Микропроцессор дл  управлени  пам тью микрокоманд содержит регистр 1 микрокоманд, вход 2 микрокоманд,блок 3 формировани  адреса, информационный вход 4, выход 5 адреса, коммутатор 6, два регистра 7 и 8 адреса микрокоманд , управл ющий триггер 9, второй и первый элементы И-НЕ 10 и 11, третий и четвертый элементы И-НЕ 12 и

синхроимпульсу счетньп триггер 18 устанавливаетс  в единицу. Этот высокий потенциал подаетс  на элементы ИЛИ 17, 14 и 15, элементы И-НЕ 10,11 и разрешает прохождение синхроимпульсов с входа 25 через элемент НЕ 21, элементы И-НЕ 12 и 13 сразу к двум регистрам 7 и 8 адреса. По переднему фронту синхроимпульса, проход щего через элемент НЕ 21 и эле04 13, второй и первьй элементы ИЛИ 14 и 15, первый элемент И 16, третий элемент ГШИ 17, два счетных триггера 18 и 19;триггер прерываютй 20, элемент НЕ 21,второй элемент И 22, п тьй элемент И-НЕ 23, вход 24 первого синхроимпульса, вход 25 второго синхроимпульса и вход 26 прерываний. Микропроцессор дл  управлени  . пам тью микрокоманд работает следующим образом. В нормальном режиме работы (отсутствие запросов на прерывание) счетный триггер 18 находитс  в нулевом состо нии и синхроимпульсы с входа 25 проход т через элемент НЕ 21 и один из элементов И-НЕ 12 или 13 в соответствш с состо нием управл ющего триггера 9. Допустим, управл ющий триггер 9 находитс  в единичном состо нии, тогда сипхпоимпульсы проход т через элемент И-НЕ 13 на регистр адреса микрокоманд 8, коммутатор 6 подключит регистр адре микрокоманд к выходу адреса 5. Таким образом, текущий адрес с блока формировани  адреса 3 подаетс  на регистр адреса 8 и на выход адреса 5. В этом случае работа микропроцессора дл  управлени  пам тью микрокоманд аналогична работе прототипа. Если управл ющий триггер 9 находитс  в нулевом состо нии, то текущий адрес с блока 3 формировани  адреса поступает на регистр 7 адреса и на вькод 5 адреса. Таким образом, управл ющий триггер 9 осуществл ет подключение регистров 7 и 8 адреса к коммутатору 6 и подачу синхроимпульсов с входа 25 к выбранному регистру. В режиме запроса на прерывание запрос поступает по входу 26 прерьта1ш  на вход триггера 20 прерьшани  и устанавливает его в ноль, при этом о счетного триггера 18 снимаетс  сигнал установки и счетщда триггер 18 начинает считать синхроимпульсы, приход щие по входу 24. По первому мент И 16 управл кнцего триггера 9, происходит переключение управл ющего триггера 9 в другое состо ние. Допустим, управл ющий триггер 9 находитс  в нулевом состо нии, т.е. в. работе находитс  регистр 7 адреса. При проходе синхроимпульса происходит переключение управл ющего тригге ра 9 и к выходу 5 адреса подключаетс  регистр 8 адреса, при этом элемен И-НЕ 11 вырабатывает сигнал установки регистра 8 адреса в единичное состо ние и по заднему фронту синхроимпульса адрес с блока 3 формировани адреса записьшаетс  в регистр 7 адре са, а регистр 8 адреса устанавливаетс  в единичное состо ние и этот адрес выдаетс  на выход 5 адреса. Регистр 8 адреса устанавливаетс  в единицу) не смотр  на то, что на его информационные входы тоже подан теку щий адрес с блока 3 формировани  адреса . Это происходит потому, что сиг нал установки перебивает информацию на входе. По второму синхроимпульсу с входа 24 счетный триггер 18 устанавливаетс  в ноль и снимаетс  единица элементов И-НЕ 10, 11 и элементов ИЛИ 14,15 и 17, тем самым открыва  только один путь дл  прохождени  синхроимпульсов с входа 25, а именно, к регистру 8 адреса. Единица с инверсного выхода счетного триггера 18 устанавливает счетный триггер 19 в единичное состо ние , разреша  синхроимпульсам с входа 25 проходить через элемент И-НЕ 23. Передний фронт синхроимпуль са с входа 25, пройд  через элемент НЕ 21 и элемент И-НЕ 23, установит триггер 20 прерываний в единичное состо ние. Единица с триггера 20 прерьшани  будет удерживать счетньй триггер 18 в нулевом состо нии, так как подаетс  на вход. По заднему фронту синхроимпульса с входа 25 элемента И 22 Счетный триггер 19 уста-, новитс  в нулевое состо ние. При этом счетные триггеры 18,19 и триггер 20 прерьшаний установ тс  в исходное состо ние. Таким образом происходит следующее . Если мы работали с регистром 7 адреса, то после всего происшедшего в регистре 7 адреса оказалс  следующий адрес, а с регистра 8 адреса вьщалс  на выход 5 адреса единичньй адрес. Значит мы спасли текущий адрес и перешли к начальной  чейке программы обработки прерывани . В режиме возврата к прерванной программе возврат происходит программно . При этом блок 3 формировани  адреса вырабатьшает сигнал переключени  управл ющего триггера 9, который с выхода два или три блока 3 поступает на входы элемента ИЛИ 17 и на элемент И 16. По синхроимпульсу с входа 25 происходит переключение управл ющего триггера 9 и к выходу 5 адреса подключаетс  тот регистр адреса, которьй был отключен , в нашем случае это регистр 7 адреса. С регистра 7 адреса текущий адрес, на котором была прервана программа , поступает на выход 5 адреса и продолжаетс  выполнение прерванной программы. Наличие второго регистра адреса, входа прерываний и схем управлени  регистрами адреса позвол ет организовать прерывание на программном уровне без дополнительных затрат оборудовани  и времени. Кроме того, при этом не нужно спасать текущий адрес. Это позвол ет значительно уменьшить объем программы обработки прерываний и соответственно объем ПЗУ микрокоманд, что выгодно отличает предлагаемый микропроцессор дл  управлени  пам тью микрокоманд от известных устройств аналогичного назначени .

Claims (1)

1. МИКРОПРОЦЕССОР ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ МИКРОКОМАНД, содержащий регистр микрокоманд, блок формирования адреса, первый регистр адреса микрокоманд, причем информационный вход регистра микрокоманд соединен с входом микрокоманд микропроцессора, а выход регистра микрокоманд соединен с первым входом блока формирования адреса, второй вход которого соединен с информационным входом микропроцессора, первый выход блока формирования адреса соединен с адресным входом первого регистра адреса микрокоманд, отличающий с я тем, что, с целью расширения функциональных возможностей микропроцессора за счет осуществления обработки прерываний на микропрограммном уровне и повышения его быстродействия, в него введены второй регистр адреса микрокоманд,коммутатор, управляющий триггер, элементы И, ИЛИ, НЕ, И-НЕ, два счетных триггера, триггер прерываний, причем выходы первого и второго регистров адреса микрокоманд соединены соответственно с первым и вторым информационными входами коммутатора, выход которого соединен с выходом адреса микропроцессора и третьим входом бло.ка формирования адреса, первый выход которого соединен с адресным входом второго регистра адреса микрокоманд, прямой выход управляющего триггера соединен с первыми входами первых элементов И-НЕ и ИЛИ и первым управляющим входом коммутатора, инверсный выход управляющего триггера соединен со своим информационным входом и с первыми входами вторых элементов И-НЕ и ИЛИ и с вторым управляющим входом коммутатора, выходы первого и второго элементов И-НЕ соединены соответственно с входами установки первого и второго регистров адреса микрокоманд, выход второго элемента ИЛИ соединен с первым входом третьего элемента И-НЕ, выход которого соединен с синхровходом второго регистра адреса микрокоманд, выход первого элемента ИЛИ соединен с первым входом четвертого элемента И-НЕ, выход которого соединен с синхровходом первого регистра адреса микрокоманд, второй и третий выходы блока формирования адреса соединены с первым и вторым входами третьего элемента ИЛИ соответственно, выход κοτοροι^ο соединен с первым входом первого элемента И, выход которого соединен с синхровходом управляющего триггера, синхровход первого счетного триггера соединен с входом первого синхроимпульса микропроцессора и с тактовым входом регистра

   SU ,„,803700 микрокоманд, прямой' выход первого счетного триггера соединен с вторыми входами первых и вторых элементов И-НЕ и ИЛИ и с третьим входом третьего элемента ИЛИ, инверсный выход первого счетного триггера соединен со своим информационным входом и синхровходом второго счетного триггера, инверсный выход которого соединен со своим информационным входом, а прямой выход соединен с первым входом пятого элемента И-НЕ, первый вход второго элемента И соединен с входом элемента НЕ, с входом второго синхроимпульса микропроцессора и с четвертым входом блока формирования адреса, второй вход второго элемента И соединен с входом сброса первого счетного триггера и с инверсным выходом триггера прерываний, а выход второго элемента И соединен с входом сброса второго счетного триггера, выход элемента НЕ соединен с вторыми входами с третьего по пятый эле ментов И-НЕ и первого элемента И , выход пятого элемента И -НЕ соединен с входом сброса ^риггера прерываний , вход уста-¹ новки которого соединен с входом прерываний микропроцессора.