SU781973A1 - Запоминающее устройство - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относ тс  к автоматике i и. вычислительной технике, а именно к эа поминаюаим устройствам (ЗУ) ъычкст тельных машин параллельного действи , |к которым преды вл ютс  требовани  устранени  одной неисправности. Известно параллельное запоминающее . устройство, содержащее числовые в разр дные тракту , дополнительный разр дныД . тракт и регистр, нулевые выхрды )го подсоединены к упрвЕщ кшим входам вентилей, включенных .JBo вводные и ёыхбдныё цепи разр дных тректЧ в, а единичные :выходы триггеров peifacipa подсоединёну ;К управл кшим входам вентипей| вкточенных во входные кепи сви зи кйжДбГ Ьпрёдыдущаго разр дного тракта с последующим разр дным трактом, и к управл ющим входам вентилей, включенных в выходные &епи св зи каждсво - последук цего раар д ц ного тракта с предыдущим разр дным; трактом, при этом единичные входы триггеров адреса св заны через вентили с yiiравл юшей шиной рГ|.

--. ;.- 2,

fleiUtcret атого устройства - низкое дс фсшёйсфвае переключении резервного рвзрбгаа на место отказавшего, так Ksst {$едервйый разр д поДкшочаетс  после1 ате ййй бместо первого, второго, Иг-го Оо тех вор, псйка не заблокируетс  разр д,  в йнёхцгйсв источником ошибки. Если неHcnpa ioctb в rt -ом разр де, то необходимо h перекйю ёний дл  устранени  неис1фавности .:

НаибЬл ее близк1 м техническим решением к предлагаемому  вл етс  устройство, cc ep aitiee Группы элементов И, регистр 13Дреса, нулеЁые выходы которого подключены к одним из входов элементов И первой и второй групп, другие входы которых соединены соответственно с входами устрбйства и Шзтходами одноразр дных блоков , Пам ти, а выходы подключены соответственно к входам; одноразр дных блоков пам ти и выходам устройства, резервный одноразр дный блок пам ти, управл ющую и контрольные шины, третью, четвертую и п тую группы элементов И, причем пер24s;;i SJS3t -- --, .с:, - 3S-«- -i 376 вые входы элементов И третьей и четвертой груЯЯ бД&лючёны к единичным выхо Лам регистра адреса, вторые входы соответственно к входамустройства и вь1: хбДу резервного одноразр дного блока па- ййТйГа бйходы - соответственно к вхо ЙУ резервного одноразр дного блсжа памЗтй и вьлходам устройства, первые входы элементов И п той группы соединены .с входами устройства, вторые входы с управл ющей шиной, а выходы - с вхо ЙШй рбГййТра адреса, нулевые выходы регис-фаадреса подключены к входам первого элемента И, выход которого соединен с перв1ими входами второго и третьего элементов И (входной и выходной элементы И резервного одноразр дного блока пам ти ), вторые входы которых псэдключевы соответственно к входной контрольной ши БЬ1х6ду резервного одноразр дного бпШа пам ти, а выходьт - соответствейнр к входу резервного одноразр дного блогса пам ти и выходной контролыюй шине |. Недостатки этого устройства - наличие многовходоЕрго элемента И iina счробиро ЙШй резервного разр да, так как дл  построени  пам ти с большим коЛйЧёстВол раз р дов, например 64, при использовании . вмеющейс  элементной базы требуетс  9 шт. восьмиксодовых элементов И, что значительно усложн ет устройство в цепом; резерв лй одноразр дный блок пам  г- J-,....jj.y,y ти по входу и выходу также должен иметь менты дл  согласовайй  нагрузочных режимов , так, при указанной разр дности , HJa етоде резервного одноразр дного блока пам ти требуетс  установка 9 шт. восьмивходовых элементов И, а на 8 шТ. элементов, что увеличивает количёство резервного обо| о 1Й ПГ1гШайвт д н1олнвтельйые задерлскв о тракту юсод резервного разр да, т.е. снижает йШроШйствие резГрв а б ШШр гШого блока пам ти и устройства в целом; резарввый азр д подключаетсй к каждому из основ11ЫХ разр дов, что обусловливает нашгчие дшнных линий CBaaC H i8l pifii-&t%jtb но вли ет йа помехоустойчивость и быстродейстше устройства. Целью изобрвтейй  ЯБн етс уйрстевннв устройс: еа иг «сшышение его бйстрбйвЙствн .. ;. -/, , ; , ,.,..„„, /ПостедШШай ШШ доствг что в запоминающем устройстве, содержаi«Siiiii ..,--,--.- :. . . ---- - - - -,- --. . шем групры .элементов И, регистр адреса, которого через элементы И первой группы подключены к управдЯ1С1цей шгане.

, -iV-V -i---- -- - ---t-1 ,-,

PPfSTS: -. -.,. :-:- ; ; / 4 входнь1М псинам;и к одним из входов элементов И второй и третьей групп, другие входы элементов И второй и четвертой, третьей и п той групп соединены соответственно с нулевыми и единичными вытиша-г MB регистра адреса, выходы элементов И . второй группы через соответствующие одно разрпдные блоки пам ти подключены к одним из входов элементов И четвертой группы , выходы элементов И четвертой группы подключены к выходным цганам и выходу элементов И п той группы, одни из вхоIgoB элементов И п той группы подключены к выходам соответствующих одноразр дных блсйсоё пам ти, одноразр дный резервный бпок пам ти, вход и выход которого подключены через соответствующие элементы И к входной и выходной кой1 рольным шинам, выходы каждого элемента/ И третьей группы, кроме последнего соединены через соответствующие одноразр дные блоки пам ти с одним из входов каждогб элемента И п той группы, кроме последнего, выход последнего элемш та И третьей группы соединен через одноразр дный резервный блок пам ти с одним из входов последнего элемента И п той грутшГ, а одни из вупешх выходга р еестра ajcspebs подкшочвЕгы к однга вз входов элементов И. За счет такетв подктЬченв  обеспечиваетс  ис попь вавве вместо отказавшего одноразр дного блока пам ти последующе-. )4f Шнорадр д ого пам ти, а резерв ный ftaapm выполн ет тлк  последнего одноразр дного блока пам ти, что сушественнб упрощает устройство и повышает его быстродействие.; На чертеже представлена фушщвональва  скема запоминающего устройства. ycTpoficTBo содерхшт однс аёр диые блоки 1 пам ти, одноразр дный резервный 2 пам ти, блоки 3 и 4 элеклентов И, регистр 5 адреса, состо щий ;вз триггеров в. ЁГблок 3 вход т элементы 7 И второй группы, выходы которых подключейь коюсодам одворазр дш х блоков 1 пам тв . В блок 4 Екод т элементы 8 И четвертой группы, бдин из входов псшслкжойы к выходам сооТветствук цих 1 пам ти, а выходы - к выходам устройства. В блок 3 также вход т элементы 9 И третьей Г1руппы. Выход первого элёмента И третьей группы подключен ко входу второго одноразр дного блока 1 пам ти, выход .П -1 элемента - ко входу од оразр д о го резервжэго блока 2 . пам ти. В бл(ж 4 вход т также элементы lO И natou группы. Один ва вхоаов первого элемента И п той группы подключен к выходу второго одноразр дного блока 1 пам ти, вход 1 -1 элемента И этой группы - к выходу п -го блока 1, а вход П-го элемента И этой же группы - к эы-г Ходу одноразр дного резервного блсжа 1 пам ти. Выходы элеме1 гов 10 И п той группы соединены с выходами устройсйа. Нулевые выходы триггеров б соединены с первыми входами элементов И )ой груп пы и четвертой группы, единичные выходы - с первыми входами элементов И третьей группы и вторыми входами элементов И п той группы. Устройство также содер жит э лементы 11 И первой группы, Ьдни входы которьк подключены к входам устройстве и вторым входам элементов И вто рой и третьей групп другие входы - к управл юшей шине 12, а выхошл - к входам тригг ов Устрбйство также содержит элементы , 13 и 14 И одноразр дного резервного блока пам ти, одни из ш:од которьйс под ключены к нулевому выходу триггера б ,fl -го разр да регистра адреса, вторые входы - СООТВеТСТЁвИНО к ЕКОДНрЙ КОНТроПЬ ной ишне 15 и выходу блока 2, а выходы - соответственно ко входу блока 2 и выходной контрольной шине 16. Устройство работает следукшим образом . ..,.,В исходном СОСТОЯНИЙ при отсутс:тв 1и сигнала на шине 12 элементы 11-И закрыты , триггеры б регистра 5 установивны в нулевое состо ние (на нулевых выхо дах высокий потетиал, а «а еди пгчнБ с выходах - нвзквй). Элеменпл 9 и 1О И закрыты, {элементы 7 и в И открыты в пропускают сигналы со входе® ЗУ на вмг ходы однс азр дшлх блоков пам ти (БП) 1 и с выходов одноразр дт }х БП 1 на выходы устройства. Высокий потещиа  на нулевом выходе пос еднего трштера 6 регистра S открывает эпеме ты 13 и 14 И, и вход 15 контрольной шины подсоедин ет с  ко входу одноразр дного резервного ВП 2, а выход одноразр дного резерв ого БП 2 подсоедин етс  к выходной конт|ррш ной шине. До по влени  неисправности одноразр дный резервный БП 2 вспо ьзуетсв дл  контрол  на четность. При наличии неисправности однсгр из одноразр дных БП 1 на шину 12 подает с  сигнал, который открывает элементы 11 И. Со входов ЗУ через элементы11 И подаётс  «од на единичные входы триггеров б регистра 5. Код состоит из нупей в единиц. На входы триггеров б регистра адреса 5, наход щихс  перед неисправным разр дом БП 1, подаютс  нулевые сигналы, а на остальные - единичные. Единичные сигналы устанавливают триггеры б регистра 6 в единичное состо ние {на единичных вькодах триггеров б высо ,лий потенциал, на : нулевых выходах - низкий ) нулевые сигналы кода подтверждают нулевое состо ние остальных триггеров 6. Сигнал снимаетс  с шины 12 и элементыИ закрываютс . Триггеры 6, наход щиес  перед неисправным разр де остаютс  в нулевом СОСТОЯНИЙ, а триггеры б неисправного и всех пос едугощих разр дов в . единичном, элемвйтъз 7 и 8 И, подключенные к нулевым триггеров б,установлвнньос в ещнйчйое состо ние, аакрыватотс , а эпемеаты 9 и 1О И, подК1вочённые к единичным выходам триггерой б, устансшленвьйс в нулевое состо ние , открываютс  и соедин ют входы устройства , начина  с неисправного разр да, . со входами последук айх йдйоразр дных БП 1 таким образом, что последний вход устройства оказываетс  подклюгенньгм ко EiXdsy одноразр дного резервного БП 2, а внход однораар дкого ВП 2 подключаетс  к последнему выходу устройства, выход последнего одноразр днр;ГоБП 1 подсоедин етс  к предпоследнему выходу устройства и т.д., выход БП 1, сто щего перед неисправным БП 1, подсоедин етс , к выходу устройства неисправного разр да. Таким образом, неисправный одноразр дный БП 1 блокируетс , вместо него под гаочаетс  последукшзий ВП 1, вместо П-1 однс азр дного БП 1подключаетс  1(1-ый однсфазр ДныЙ БП 1, а резервный БП 2 вьптопн ет функции И -го одноразр дйого БП 1.Одновреме1шо отключаетс  схема контрол , так как с нулевого выхода последнего триггера б подаетс  низkий потенциал на элементов 13 и 14 И. При этом элементы 13 и 14 ,И выключаютс  в прорывают цепи дл  сит валов Со входа 15 на вход одноразр дного резервного БП 2 и с выхода однораар шкаго резервного БП 2 на выход 16.,П{}в этом контроль не производитс . Предлагаемое устройство имеет по ердв евию с т звестным более простую к(1рукцвю вследствие исключени  многовхюдового элемента И, формирук иего сигнал на подключение резервного разр да вместо отказавшего одного из основных разр дов, в применени  в данном устройстве только двухвходовых элементов И, а также обеспечивает повышение быстг {зодействв  резервного разр да н всего устройства. в целом за счет умеш щенв  задержЕв |ia величину, обусловпенвую необходимостью , включени  допопннтедьного оборудовани  в тракт вход-выход резервного разр да при каком-либо неисправном одноразр дном блоке пам ти, и уменьшении длины линий св зи по аеп м пошглючени  резервного блока Ьместо одного на основных до ве ичвны св зи ткзаь&о ду двум  соседними блоками, что увеличивает помехоустойчивость и- быстродейС1ч вне устройства.Ф о рмула изобретени  Запоминакзгее устройство содержащее гру пы элемейтов И, регистр egpeca, teso HM soTot oro через элемент л И первой гру пы подключены к управл ющей Шине, вхЫ1 ным пшнам и к одним.из входов элементе® И второй и третьей групп, другие вхо ды элементов И и четвертой Tjpe тьёй и п той fpyiada соёдйвены cooTiBteTCTйенж ) с йуйевымй и бдйнйчныШ выходами регистра адреса выхоли едемёнтов и второй групйы черкез сдответстч вуквдие однефазр дныё блоки пам ти подг клао ены к оашм из входов этемен-гов И четвертой группы, выходы элементов Ичетвертой группы подключены к выходным шинам и выходу элементов И п той груп-: mj, одни из входов элементов И п той группы подключены к вьпсодам соотввтст- вукйцих одноразр дных блокой пам ти, од норазр дный резервный блок пам ти, вход и выход которого подключены через ветствующие элементы И к входной   выходной контрольным шинамв от л и ч а - . Ьш ее с   тем, что, с целью упрощени  устройства и повышени  его быстродействи , выход каждого элемента И третьей группы,1 кроме поспеднего, соедиsieH iepe3 соответствующие одноразр дные блоки пам ти с одним из входов каждого элемента И п той группы, кроме последнегоа выход последнего элемента И тре-у тьей группы соединен через одноразр дный резервный блок пам ти с одним из йходов последнего элемента И п той группы, а один из нулевых выходов регистра адрес1Э подключен к одник из входов элементов И, Источники ннформааиНа прин тые во внимание при экспертизе 1. Авторское свидетегаьство СССР № 263681, кли Q 11 С 7/ОО, 1967, И, Авторское свидетельство СССР Н, 6Q7276, кл. а 11 С 11/00, , 11 С 29/00 1975 (прототш).

BbSKoOtfi

8ло Sbi

Claims (1)

1. Запоминакзцее устройство, содержащее группы элементов И, регистр адреса, входы _кртс{юго через элементу И первой груп-· ,зо пы подключены к управляющей Шине, входным шинам и к одним,из входов элемен- один из нулевых выходов регистра адреса тов Й второй и третьей групп, другие вХо- подключен к одним из входов элементов Й, ды элементов И второй и четвертой/тре— Источники информаций, тьёй и пятой групп сОёдйнены соответст- '25 принятые во внимание при экспертизе венно с йуйевымй й единичнымивыходами регистра адреса^ выхоли элементов И’ второйгрупйы через соответст^ вукжие одноразрядные блоки памяти подт ключены к одним из входов элементов И