Claims (1)
Поставленна цель достигаетс тем, что устройство содержит блок анализа декодируемых сигналов, имитатор сигналов ошибки, коммутатор, элементы И, причем первый вход и выход бло- ка анализа декодируемых сигналов подключены соответственно к первому и второму контрольным выходам устройства , второй вход - к первому выходу имитатора сигналов ошибок, вход которого соединен с первым управл ющим входом устройства, второй выход со вторым входом коммутатора, вЪаход которого подключен ко в.торому входу блока анализа ошибок, первый вход к первому выходу элементов И, второй выход которых соединен с первым входом блока анализа ошибок, а первый вход - с выходом накопител ; в рой вход элементов И и третий вход коммутатора подключены соответ ственно ко второму и третьему Управл ющим входам устройства. При этом имитатор сигналов ошибок целесообразно выполнить содержащим шифратор и кольцевой распределйтель сигналов, причем вход кольцевого распределител сигналов подключен ко входу имитатора сигналов ошибок, а выходы - ко входам шифратора , выходы кольцевого распределител сигналов и выходы шифратора сое динены соответственно с первыми и BTCipbiMH выходами имитатора сигналов ошибок. Блок анализа декодируемых сигналов целесообразно выполнить содержащим группу элементов Неравнозначность и элемент ИЛИ, причем входы элементов Неравнозначность подключены ко входам блока наЛиза декодируемых сигналов, а выходы - ко вхо дам элемента ИЛИ, выход которого соединен с выходом блокз анализа декодируемых сигналов. На фиг. 1 изображена блок-схема описываемого устройства; на фиг.2 блок-схема имитатора сигналов ошибок предпочтительный вариант выполнени на фиг. 3 - блок-схема блока ангшиза декодируемых сигналов, предпочтитель ный вариант выполнени . Устройство (см.фиг.1) содержит накопитель 1, блок 2 коррекции ошибок , блок 3 аналзиа ошибок, информационные выход 4 и вход 5, адресные входы б, первый 7 и второй 8 контрол ные выходы и первы 9, второй 10, третий 11 управл ющие входы устройства , блок 12 кодировани , регистр 13 слова, блок 14 анализа декодируемах сигналов, имитатор 15 сигналов ошибок, элементы И 16, коммутатор 17, выходы 18 и 19 имитатора сигналов ошибок. Первые входы накопител 1 х:оедине ны с адресны1 э1 входами б устройства , вторые входы - с выходами блока 12 кодировани , Bxojttti которого подключены к выходам регистра 13 слова Первый выход блока 3 анализа ошибок соединен с первым контрольным выходо 7устройства,первый вход и второй вы - соЙтвётственнЬ с первь и вторым входами блока 2 коррекции ошибок вшсод которого и вход регистра 13 сл ви Лоаключены соответственно к инфор мационным выходу 4 и входу 5 устрой ства. Первый вход и выход блока 14 ан ДШойируемьйс сигналов подключен соответственно к первому 7 и второму 8контрольным выходам устройства.Вто рой вход блока 14 соединен с первым выходом имитатора 15 сигналов ошибок , вход которого св зан с первым управл ющим входом 9 устройства, второй выход - со вторым входом коммутатора 17, первый вход которого подключен к первым выходам элементов И 16 , а выход - ко второму входу блока 3 анализа ошибок. Первый вход блока 3 соединен со вторым выходом элементов И 16, первый вход которых подключен к выходу Накопител 1. Второй вход элементов И 16 и третий вход коммутатора 17 соединены соответственно со вторым 10 и третьим 11 управл ющими входгили устройства. Имитатор сигнсшов ошибок (см. фиг. 2) выходы 18 и 19 и содер- жит кольцевой распределитель 20 сигНсшов и шифратор 21. Выходы кольцевого распределител 20 сигналов подключены ко входам шифратора 21, а вход и выходы - соответственно ко входу 9 и первому выходу 19 имитатора сигналов ошибок (вход 9 вл етс входом устройства) . Выходы шифратора 21 соединены со вторьил выходом 18 имитатора сигналов ошибок. Блок анализа декодируемых сигналов (см.фиг.З) содержит группу элементов Неравнозначность 22 и элементы ИЛИ 23. Выходы элементов Неравнозначность 22 подключены ко входам элементов ИЛИ 23, а входы элементов 22 и выход элементов Или 23 - соответственно ко входам и выходу блока 14 анализа декодируемых сигналов. Устройство работает следующим образом . Блок 12 кодировани предназначен дл формировани дополнительных (контрольных ) разр дов информационного слова, записанного в регистр 13 слова . Блоки 2 и 3 предусмотрены дл обнаружени и исправлени ошибок в считываемой из накопител 1 информации. Обнаружение ошибок осуществл етс блоком 3 анализа ошибок, исправлениеблоком 2 коррекции ошибок. Имитатор 15 сигналов ошибок служит дл формировани сигналов, имитирукмцих неисправность накопител 1 или элементов И 16. Блок 14 производит анализ работоспособности блоков 2 и 3 в режиме контрол . Рассмотрим работу запоминак цего устройства, работающего с модифицированным кодом Хэмминга, построенным по следующему принципу. Позиции . разр дов 12 3 4 5 6 7 8 К, Kj K.j К4 В данном примере четыре дополнительных (контрольных К,) разр да позвол ют, исправить одиночную оши ку (сбой) и определить наличие двойной ошибки (сбо ). В режиме чтени .информации из накопител 1, блок 3 анализа ошибок анализирует считываемое слово вмесТ е с дополнитель.ными разр дами, поступающими через коммутатор 17, и при наличии одиночной ошибки (сбо ), выдает в блок 2 коррекции ошибок управ л кщий сигнал, по которому производитс инверси соответствующего разр да и последующа выдача слова на выход 4 устройства. Подключение соответствув цих входов коммутатора 17 осуществл етс по управл ющему сигналу, поступающему по входу 10 от устройства управлени (на фиг.1 не показано), Р наличии одиночной ошибки (сбо ) или двойной ошибки (сбо ) блок 3 анализа ошибок информирует устройство управлени , формиру соответствующий сигнал на контрольном выходе 7 устройства. В случае отсутстви обращени к запоминакхцему устройству или прове дени операции Запись проводитс контроль блоков 2 и 3. Процесс контрол подраздел етс на несколько эта пов и зависит от силы корректирующег кода. В данном случае проверку блоков 2 и 3 можно осуществить в три. этапа (этапы выполн ютс последовательно, в периоды отсутстви обра1пени к запоминающему устройству или при проведении операции Запись). Провер етс работа блоков 2 и 3J в случае садибки; при наличии одиночной ошибки; если есть двойна ошибка В режиме контрол устройство управлени запоминакадим устройством закрывает элементы И 16 и формирует сигнал на входе 9, который добавл ет +1 в кольцевой распределитель 20 (см.фиг.2). На выходе элементов И 16 формируетс код вида 11111111 с дополнительными разр -дами 1111. Сигнал, формируемый блоком 3 анализа ошибок, указывает на отсутствие ошибок в считываемом слове. Сигнал отсутстви ошибки поступает на первый вход первого элемента Неравнозначность 22 (см.фиг.3), на второй вход этого же элемента проходит сигнал с первого выхода кольцево го распределител 20, с выхода 19 им татора 15 сигналов ошибок. При совпа дении сигналов на выходе 8 устройства сохран етс сигнал Не ошибка. На следующем этапе контрол на вы ходе шифратора 21 (см.фиг.2) формируетс кол, который через коммутатор 17 поступает на вход блока 3 и имитирует одиночную ошибку (сбой). Вид кода может быть следующий: 0111 1000 и т.д. Блок 3 анализа ошибок формирует сигнал наличи одиночной ошибки (сбо ), который поступает на первый вход второго элемента Неравнозначность 22, на второй вход которого поступает сигнал с выхода 19 кольцевого распределител 20. Таким образом контролируетс правильность функционировани блоков 2 и 3, участвующих в формировании сигнала при наличии двукратной ошибки (сбо ). Технико-экономические преимущества описываемого устройства заключаютс в повышении быстродействи запоминающего устройства за счет отсутстви потерь времени на контроль вход щих в него блоков, что повышает надежность устройства, и в уменьшении аппаратурных затрат, например в три раза, по сравнению с прототипом , что существенно упрощает устройство . . Формула изобретени 1. Запоминающее устройство с самоконтролем , содержащее накопитель, блок кодировани , блок анализа ошибок , блок коррекции ошибок, причем первые входы накопител соединены с адресными входами устройства, вторые входы - с выходами блока кодировани , входы которого подключены к выходам регистра слова, первый выход блока анализа ошибок соедийен с первым контрольным выходом устройства, первый вход и второй выход соединены соответственно с первым и вторым входами блока коррекции ошибок, выход которого и вход регистра слова подключены соответственно к информационным выходу и входу устройства, о тличающеес тем, что, с целью повышени быстродействи и упрощени устройства, оно содержит блок анализа декодируемых сигналов, имитатор сигналов ошибки, коммутатор, элементы И, причем первый вход и выход блока анализа декодируемых сигналов подключены соответственно к первому и второму контрольным выходам устройства, второй вход - к первому выходу имитатора сигналов ошибок , вход которого соединен с первым управл ющим входом устройства, второй выход - со вторым входом коммутатора , выход которого подключен ко второму входу блока анализа ошибок , первый вход - к первому выходу элементов И, второй выход которых соединен с первым входом блока анализа ошибок, а первый вход - с выходом накопител , второй вход элементов И и третий вход коммутатора подключены соответственно ко второму и третьему управл ющим входам устройства.The goal is achieved by the fact that the device contains a block of analysis of decoded signals, an error signal simulator, a switch, elements I, the first input and output of the block of analysis of decoded signals connected to the first and second control outputs of the device, the second input to the first output of the simulator error signals, the input of which is connected to the first control input of the device, the second output to the second input of the switch, whose input is connected to the second input of the error analysis block, the first input to the first the output element and a second output connected to a first input of error analysis unit, and a first input - with the output accumulator; In the input input of the elements AND and the third input of the switch are connected respectively to the second and third control inputs of the device. In this case, it is advisable to perform an error signal simulator containing an encoder and a ring distributor of signals, with the input of the ring signal distributor connected to the input of the error signal simulator, and the outputs to the encoder inputs, outputs of the ring encoder and the encoder outputs are connected to the first and BTCipbiMH outputs of the signal simulator, respectively mistakes. The block of analysis of decoded signals should be performed containing a group of elements Equality and the element OR, and the inputs of elements Equality are connected to the inputs of the block LISA of decoded signals, and the outputs to the inputs of the OR element whose output is connected to the output of the block of analysis of decoded signals. FIG. 1 shows a block diagram of the described device; Fig. 2 is a block diagram of an error signal simulator; the preferred embodiment of Figs. 3 is a block diagram of a block of the angles of decoded signals, the preferred embodiment. The device (see Fig. 1) contains a drive 1, an error correction block 2, an error analysis block 3, information output 4 and input 5, address inputs b, first 7 and second 8 control outputs, and first 9, second 10, third 11 control inputs of the device, block 12 encoding, register 13 words, block 14 analysis of decoded signals, simulator 15 error signals, elements 16, switch 17, outputs 18 and 19 of the simulator error signals. The first inputs of the accumulator 1 x: are connected to the address1 e1 inputs b of the device, the second inputs are connected to the outputs of the coding unit 12, Bxojttti of which is connected to the outputs of the register 13 words. The first output of the error analysis block 3 is connected to the first control output device 7, the first input and the second you - a connection with the first and second inputs of the error correction block 2, whose input and the register input 13 are locked to the information output 4 and input 5 of the device, respectively. The first input and output of block 14 of the AD signaling signals are connected respectively to the first 7 and second 8 control outputs of the device. The second input of block 14 is connected to the first output of the error signal simulator 15, the input of which is connected to the first control input 9 of the device, the second output is coded the second input of the switch 17, the first input of which is connected to the first outputs of the elements And 16, and the output to the second input of the unit 3 error analysis. The first input of unit 3 is connected to the second output of the AND elements 16, the first input of which is connected to the output of the Drive 1. The second input of the elements AND 16 and the third input of the switch 17 are connected respectively to the second 10 and third 11 control inputs of the device. The Signshov error simulator (see Fig. 2), outputs 18 and 19, contains a ring distributor 20 SignsShopper and an encoder 21. The outputs of the ring distributor 20 of signals are connected to the inputs of the encoder 21, and the input and outputs are respectively to input 9 and first output 19 error signal simulator (input 9 is the device input). The outputs of the encoder 21 are connected to the second output 18 of the error signal simulator. The unit for analyzing the decoded signals (see Fig. 3) contains a group of elements Neglarity 22 and elements OR 23. The outputs of elements Negeneracy 22 are connected to the inputs of the elements OR 23, and the inputs of elements 22 and the output of the elements Or 23 - respectively to the inputs and output of the analysis unit 14 decoded signals. The device works as follows. Coding unit 12 is designed to form additional (check) bits of the information word recorded in word register 13. Blocks 2 and 3 are provided for detecting and correcting errors in the information read from drive 1. Error detection is carried out by the error analysis unit 3, the correction by the unit 2 error correction. The error signal simulator 15 serves to generate signals simulating the malfunction of accumulator 1 or elements 16. The unit 14 analyzes the operability of blocks 2 and 3 in the control mode. Consider the operation of the memory device, working with a modified Hamming code, built on the following principle. Positions bits 12 3 4 5 6 7 8 K, Kj K.j K4 In this example, four additional (control K,) bits allow to correct a single error (failure) and determine the presence of a double error (failure). In the reading mode of information from accumulator 1, the error analysis block 3 analyzes the read word in exchange with additional bits received through the switch 17, and in the presence of a single error (error), issues a control signal to the error correction block 2 which is used to invert the corresponding bit and then output the word to output 4 of the device. The connection of the corresponding inputs of the switch 17 is made via a control signal received at input 10 from the control device (not shown in Fig. 1). If there is a single error (failure) or double error (failure), the error analysis unit 3 informs the control device I will form the corresponding signal on the control output 7 of the device. If there is no reference to the memory device or the operation of writing, the control is carried out on blocks 2 and 3. The control process is subdivided into several steps and depends on the strength of the correction code. In this case, the check of blocks 2 and 3 can be done in three. stages (steps are performed sequentially, in periods of no access to the storage device or during the operation Write). The operation of blocks 2 and 3J is checked in the case of a bend; in the presence of a single error; if there is a double error. In the control mode, the control unit with the memory device closes the AND elements 16 and generates a signal at input 9, which adds +1 to the ring distributor 20 (see Fig. 2). At the output of the elements And 16, a code of type 11111111 is formed with additional bits 1111. The signal generated by the error analysis block 3 indicates that there are no errors in the read word. The signal of no error arrives at the first input of the first element The unequality 22 (see Fig. 3), the second input of the same element passes the signal from the first output of the ring distributor 20, from the output 19 of the simulator 15 error signals. When the signals at output 8 of the device coincide, the signal does not fail. At the next stage of control, at the course of the encoder 21 (see Fig. 2) a stake is formed, which through the switch 17 enters the input of block 3 and simulates a single error (failure). The type of code may be the following: 0111 1000, etc. The error analysis unit 3 generates a single error signal (failure), which is fed to the first input of the second element. Inequality 22, the second input of which receives a signal from the output 19 of the ring distributor 20. Thus, the correctness of the functioning of the blocks 2 and 3, which are involved in the formation of the signal, is monitored in the presence of a double error (failure). Technical appraisal advantages of the described device consist in increasing the speed of the storage device due to the absence of loss of time for monitoring the units included in it, which increases the reliability of the device and in reducing hardware costs, for example, three times as compared to the prototype, which greatly simplifies the device . . Claim 1. Memory device with self-control, containing a drive, a coding block, an error analysis block, an error correction block, the first drive inputs connected to the device's address inputs, the second inputs to the outputs of the coding block whose inputs are connected to the outputs of the word register, the first the output of the error analysis block is connected to the first control output of the device, the first input and the second output are connected respectively to the first and second inputs of the error correction block, the output of which and the input of the word register And they are connected respectively to the information output and input of the device, which is different from the fact that, in order to improve speed and simplify the device, it contains a block of analysis of decoded signals, an error signal simulator, a switch, And elements, the first input and output of the block of analysis of decoded signals are connected respectively to the first and second control outputs of the device, the second input to the first output of the error signal simulator, the input of which is connected to the first control input of the device, the second output from the second m input of the switch, the output of which is connected to the second input of the error analysis block, the first input - to the first output of the And elements, the second output of which is connected to the first input of the error analysis block, and the first input to the output of the storage device, the second input of the And elements and the third input of the switch connected to the second and third control inputs of the device respectively.