SU762166A1

SU762166A1 - Опубликовано 07.09.80. Бюллетень № 33 (53) УДК

Info

Publication number: SU762166A1
Application number: SU752142812A
Authority: SU
Inventors: Nikolaj P Vashkevich; Nikolaj N Konnov; Leonid N Pankov
Original assignee: Penzenskij Polt Inst
Priority date: 1975-06-11
Filing date: 1975-06-11
Publication date: 1980-09-07

Description

681.325 (088.8)

(45) Дата опубликования описания 07.09.80

Η. П. Вашкевич, Η. Н. Коннов и Л. Н. Панков Пензенский политехнический институт

(54) ПРЕОБРАЗОВАТЕЛЬ

НАПРЯЖЕНИЯ В КОД

1

Изобретение относится к вычислительной технике.

Известен преобразователь напряжения в код, содержащий блоки сравнения, регистр, преобразователь «код—напряжение» [1]. 5

Недостатком устройства является низкое быстродействие.

Известен преобразователь напряжения в код, содержащий сравнивающие блоки, причем вход первого сравнивающего блока ю соединен с выходом преобразователя кода в напряжение, вход второго сравнивающего устройства соединен с выходом блока суммирования напряжений, вход которого соединен с выходами преобразователей ко- 15 да в напряжение, выходы сравнивающих блоков соединены с первыми входами элементов И, к вторым входам которых подключены выходы распределителя тактовых импульсов; первые выходы элементов И 20 соединены со входами схем сложения и вычитания регистра триггеров; управляющие входы преобразователя кода в напряжение соединены с шинами распределителя тактовых импульсов, вход установки соединен с 25 выходом распределителя тактовых сигналов, вход установки в нуль соединен с выходом первого элемента И, первый вход которого соединен с выходом первого сравнивающего блока, а второй вход — с им- ЗЭ

2

пульсным выходом распределителя тактовых сигналов, выходы регистра триггеров соединены с входами преобразователя кода в напряжение, выход тактового генератора соединен с частотным входом распределителя тактовых импульсов.

Недостатками устройства являются большая динамическая погрешность и низкое быстродействие.

Целью изобретения — уменьшение динамической погрешности и увеличение быстродействия.

Поставленная цель достигается тем, что в преобразователь напряжения в код, содержащий сравнивающие блоки, блоки суммирования напряжения, блок контрольных напряжений, преобразователь кода в напряжение, регистр триггеров, элементы И, распределитель тактовых импульсов, тактовый генератор, введен дешифратор, причем входы дешифратора соединены с выходами сравнивающих блоков, а выходы — с входами управления регистра триггеров.

Структурная электрическая схема устройства приведена на чертеже.

Устройство содержит блоки 1 суммирования напряжения, блок 2 контрольных напряжений, сравнивающие блоки 3, дешифратор 4, преобразователь 5 кода в напря3

жение, регистр 6 триггеров, элемент И 7, тактовый генератор 8, распределитель 9 . тактовых импульсов.

Устройство работает следующим образом. В первом такте на входах сравнивающих блоков присутствуют напряжения, образующие шкалу эталонных напряжений с квантом _Где ί/хмакс — максимальное

значение входного напряжения. Напряжение и_х сравнивается с этой шкалой. Сигналы, отражающие результат сравнения, поступают в дешифратор 4, на выходах которого формируется код кванта шкалы эталонных напряжений, в пределах которого оказалось преобразуемое напряжение и_х. На этом первый такт уравновешивания преобразуемого напряжения заканчивается.

По сигналу со второго выхода распределителя код старших разрядов преобразуемого напряжения фиксируется триггерами первой группы разрядов регистра 6. Так как старший разряд этой группы находится в состоянии, отличном от состояния триггеров младших разрядов, выход дешифратора 4 связан с инвертирующим входом установки в нуль старшего разряда группы регистра 6, в младших разрядах групп двоичных разрядов выходы дешифратора 4 соединены с прямыми входами установки в единицу регистра 6. Одновременно с фиксацией кода предыдущей группы в триггерах регистра 6 старший разряд второй группы двоичных разрядов регистра 6 устанавливается в единицу и индицируется выработка следующего кванта напряжения на выходе блока 2. Новое сложение напряжений на выходах преобразователя 5 и блока 2 в блоках 1 образует шкалу эталонных напряжений, квант напряжения которой в 4 раза меньше кванта напряжения шкалы первого такта и которая вложена в тот квант шкалы первого такта, в пределах которого оказалось преобразуемое напряжение и_х. Далее процесс определения разрядов кода, предшествующих контрольным разрядам, протекает аналогичным образом, различаясь лишь величинами квантов напряжений шкалы эталонных напряжений.

В контрольном такте одновременно с определением очередного разряда двоичного кода преобразуемого напряжения и_х происходит, если необходимо, коррекция двоичных разрядов кода, предшествующих контрольному. Необходимость в такой коррекции возникает при появлении динамической погрешности вследствие изменения сигнала за время тактов уравновешивания. Для проведения коррекции блок 2 формирует напряжение 17, величина которого равна

п — и 2~^11г > А

где Адин — величина динамической погрешности. Тогда на входах сравнивающих бло762166 * ~

4

ков 3 присутствуют напряжения (/огй+ -УСкгк, Оагк—17ъ.· По результату сравнения преобразуемого напряжения производится коррекция двоичных разрядов кода, 5_ предшествующих контрольному разряду.

В преобразователе напряжения в код корректируются динамические погрешности, величина которых не превышает контрольного напряжения и для расширения 10 диапазона корректируемых динамических погрешностей и коррекции погрешностей, возникающих на контрольных тактах, проводится несколько тактов коррекции.

Так как в преобразователе напряжения в 15 код в тактах уравновешивания, предшествующих контрольным тактам уравновешивания, определяется не один двоичный разряд, а два двоичных разряда, при задании одинаковой скорости изменения преобразуемого напряжения за один такт сокращение числа тактов уравновешивания, предшествующих контрольным, вдвое снижает величину динамической погрешности. Вследствие этого может быть сокращено число контрольных тактов и уменьшена динамическая погрешность. Сокращение общего числа тактов уравновешивания преобразуемого напряжения увеличивает быстродействие преобразователя напряжения в код.

Claims

Формула изобретения

Преобразователь напряжения в код, содержащий сравнивающие блоки, первые входы которых соединены с входной шиной источника измеряемого сигнала, второй вход первого сравнивающего блока соединен с выходом преобразователя кода в напряжение и с первыми входами блоков суммирования напряжений, вторые входы второго и третьего сравнивающих блоков соединены с выходами блоков суммирования напряжения, вторые входы которых соединены с выходом блока контрольных напряжений, выходы сравнивающих блоков соединены с импульсными входами элементов И, к тактовым входам которых подключены выходы распределителя тактовых импульсов, выходы элементов И соединены со входами сложения и вычитания регистра триггеров, входы установки которого соединены с выходом распределителя тактовых импульсов, управляющие входы блока контрольных напряжений соединены с управляющими выходами распределителя тактовых импульсов, выходы регистра триггеров соединены с входами преобразователя кода в напряжение, выход тактового генератора соединен с частотным входом распределителя тактовых импульсов, отличающийся тем, что, с целью уменьшения динамической погрешности и увеличения быстродействия, введен дешифратор, причем входы дешифратора соединены с выходами сравнивающих блоков, а выходы — с входами управления регистра триггеров.

762166

5