<p>Изобретение относится к области · устройств числового программного управления металлорежущими станками .</p>
<p>Известны интерполяторы, работающие по принципу цифровых дифференциальных анализаторов и содержащие сдвиговые регистры, одноразрядные сумматоры, блок задания скорости и т.п. [1] .</p>
<p>Известны также интерполяторы, работающие по методу оценочной функции, также содержащие сдвиговые регистры, схему анализа знаков оценочной функции, генератор задания ско- 15 рости, вентильные схемы.</p>
<p>Недостатком подобных устройств является то, что для выполнения в них функций интерполяции требуются большие затраты аппаратурных средств 20 на реализацию сдвиговых регистров, организацию связей между ними, схем синхронизации.</p>
<p>Прототипом предполагаемого изобретения является интерполятор для систем числового программного управления [2] ·</p>
<p>Прототип содержит вводное устройство, генератор задания скорости, схему определения знака, пять сдвиго-30</p>
<p>2</p>
<p>вых регистров, два одноразрядных сумматора, схему сравнения, схемы задержки,инверторы.</p>
<p>Прототип обладает следующими недостатками: большие затраты аппаратурных средств на реализацию сдвиговых регистров,' сложность связей и схем синхронизации, затрудняющая переход к изготовлению в виде большой интегральной схемы.</p>
<p>Целью изобретения является упрощение устройства: сокращение оборудования и упрощение связей между функциональными блоками устройства.</p>
<p>, Поставленная цель достигается тем, что в интерполятор для систем числового программного управления, содержащий последовательно соединенные блок ввода информации, генератор задания скорости и блок определения знака, соединенный вторым входом с выходом первого сумматора, первый вход которого подключен непосредственно к выходу первого элемента И, через второй элемент И - к выходу первого элемента задержки, через третий элемент И - к выходу первого элемента НЕ и через последовательно соединенные четвертый элемент И, второй элемент НЕ, второй' элемент за3</p>
<p>758074</p>
<p>4</p>
<p>держки и второй сумматор - к выходу ! пятого элемента И, соединенного первым входом со входом первого элемента задержки, вход первого элемента НЕ подключен через шестой элемент И к первому входу элемента ^равнения, второй вход которого соединен со входом первого элемента И, введены регистр, блок памяти, четыре элемента И, пять элементов ИЛИ и счетчик, выход которого соединен с адресным входом блока памяти, пять информационных входов которого соединены с соответствующими выходами блока ввода информации, седьмой выход которого подключен ко входу регистра, соединенного первым выходом со вторым входом второго элемента И, через первый элемент ИЛИ - с первым входом восьмого элемента И и через третий элемент ИЛИ - с первым входом девятого элемента И, вторым выходом - со вторыми входами четвертого элемента И, первого, второго и третьего элементов ИЛИ, третьим выходом через четвертый элемент ИЛИ - с первым входом десятого элемента И, через пятый элемент ИЛИ - со вторым входом шестого элемента И, и со вторыми входами первого и пятого элементов И, а четвертым выходом -. со вторыми входами второго элемента И, четвертого и пятого элементов ИЛИ, выходы седьмого и восьмого элементов И подключены соответственно к первому и второму информационным входам блока памяти, первый выход которого соединен со входом восьмого элемента И, второй выход со входом первого элемента задержки, третий выход - со вторым входом девятого элемента И, четвертый выход - со входом первого элемента НЕ, а пятый выход - с третьим входом первого сумматора.</p>
<p>' На чертеже представлена блок-схема устройства.</p>
<p>Устройство содержит блок ввода информации 1, генератор задания скорости 2, блок определения знака 3, управляющие выходы 4 и 5, сумматор 6, управляющий вход 7, элементы И 8-11 элемент задержки 12, элемент НЕ 13, элемент И 14, элемент сравнения 15, управляющий выход 16, элемент НЕ 17, элемент задержки 18, сумматор 19, управляющий вход 20, элемент И 21, счетчик 22, управляющий вход 23,блок памяти 24, вход "Запись" 25, вход "Чтение" 26, элементы И 27-30, регистр 31, элементы ИЛИ 32-36.</p>
<p>Рассмотрим функционирование предлагаемого устройства в режимах линейной и круговой интерполяции, которое распадается на две фазы.</p>
<p>В фазе подготовки в блок памяти 24 с помощью блока ввода информаций 1 записывается геометрическая информация кадра (координаты началь- ,</p>
<p>ных точек Χ.^,Υ<sub>Η</sub> и координаты конечных точек Х^, У<sub>к</sub>). При этом</p>
<p>каждое число располагается в блоке</p>
<p>[памяти по принципу "разряд на ячейку", т.е. вертикальным образом:</p>
<p>Х<sub>м</sub>, 7ц> Χχ» Υχ размещаются соответственно в I, II, III и IV информационных сечениях (ИС) блока памяти 24 (показаны пунктиром и обозначены слева направо). В пятом информационном сечении хранится значение оценочной функции Р</p>
<p>В рабочей фазе происходит непосредственно интерполяция.</p>
<p>Линейная интерполяция.</p>
<p>Координаты текущей точки в</p>
<p>процессе отработки прямой изменяются следующим образом:</p>
<table border="1">
<tr><td>
х,<sub>41</sub> = х, + 1; <sup>Υ<sub></sup>Ρ</sub>Λ = V! + 1,</td><td colspan="2">
(1)</td></tr>
<tr><td colspan="3">
а значение оценочной функции при ша-</td></tr>
<tr><td>
ге по оси X _</td><td>
</td><td>
</td></tr>
<tr><td>
<sup>ρ</sup>-ί+ί,] <sup>=</sup></td><td>
</td><td>
(2)</td></tr>
<tr><td>
при шаге по оси Υ —</td><td>
</td><td>
</td></tr>
<tr><td>
р- . = р · ·</td><td>
+ х<sub>к</sub>.</td><td>
(3)</td></tr>
<tr><td>
Начальные значения</td><td>
координат</td><td>
и</td></tr>
<tr><td>
оценочной функции при</td><td>
отработке</td><td>
пря-</td></tr>
<tr><td>
мой равны нулю Х<sub>о</sub> = 0,</td><td>
Υ<sub>ο</sub> = 0,</td><td>
</td></tr>
<tr><td>
г<sub>00</sub> = θ·</td><td>
</td><td>
(4)</td></tr>
</table>
<p>Перед началом отработки очередного участка в ИС<sub>1</sub>, ИС<sub>Н</sub> и ИСу записываются нули (уравнение 4).</p>
<p>Интерполяция осуществляется по правилу: если промежуточная точка траектории находится в области Р^О,, то следующий шаг выполняется по оси X. Знак оценочной функции определяется блоком определения знака 3, при этом, если шаг выполняется по · оси X, то единица появляется на выходе 4, если по оси Υ, то - на выходе 5 .</p>
<p>• В случае Р<sub>4)</sub>^ 0 в первый разряд</p>
<p>регистра управления (РУ) 31 записывается "1", которая открывает следующие информационные тракты: первый информационный выход блока памяти 24 - второй вход сумматора 19,’ третий информационный выход блока памяти 24 - второй вход элемента сравнения 15) выход элемента НЕ 13 второй вход сумматора 6выход сумматора 19 - первый информационный вход блока памяти 24. Изменение адреса осуществляется подачей сигнала на вход 24. В соответствии с выражением (2) происходит вычитание слова, записанного в ИС<sub>1у</sub>из' числа, записанного в ИСу, путем сложения с дополнительным кодом, получаемым с помощью элемента НЕ 13 и добавлением "1" на вход 7 сумматора 6. Сложение осуществляется последовательно по разрядам при подаче сигнала "Чтение" на вход 26. Одновременно с изменением</p>
<p>5</p>
<p>758074</p>
<p>'6</p>
<p>функции на сумматоре 6 происходит,' в соответствии с уравнениями (1),увеличение на единицу X,- на сум'маторе 19, а также сравнение с Х<sub>к</sub>, поступавшего на второй вход элемента сравнения 15 из ИС<sub>1ц</sub>. После сложения 5 одноименных разрядов слов в сумматорах 6 и 19 подается "Запись" на вход 25 для записи в ИСψ и ИС | полученных новых разрядов - и</p>
<p>соответственно. ’</p>
<p>В случае Б;,) < 0 в третий разряд РУ 31 записывается "1", что определяет следующие действия: сложение чисел, записанных в ИС<sub>ш</sub>и ИСу (уравнение 3), изменение Υ( (уравнение 1) и сравнение его с . В этом случае ’’ открываются следующие информационные тракты: третий информационный выход блока памяти 24 - второй вход сумматора 6; второй информационный выход - второй вход сумматора 19; 20</p>
<p>четвертый информационный выход - первый вход элемента сравнения 15.</p>
<p>При совпадении X;, Υ] с Х<sub>к</sub>, Υ<sub>κ</sub> , соответственно, элемент сравнения 15 вырабатывает сигнал "конец отра- 5 ботки кадра" на выходе 16, по которому из блока ввода информации 1 вводится информация в блок памяти 24 о новом участке траектории.</p>
<p>Круговая интерполяция. 30</p>
<p>Рассмотрим формульные зависимости при отработке дуги окружности в первом квадранте против часовой стрелки, к которым приводятся дуги окружностей, лежащие в других квадрантах. 35</p>
<p>Координаты текущей точки в процессе отработки изменяются следующим образом:</p>
<p>х; <sub>+ )</sub> = х, - 1;</p>
<p>= Υ<sub>5</sub> + 1 ,</p>
<p>а значение оценочной функции шаге по оси X</p>
<p>(5) при</p>
<p>(6)</p>
<p>17)</p>
<p>40</p>
<p>= Г,<sub>Г</sub>2Х<sub>Г</sub>1</p>
<p>при шаге по оси</p>
<p>Р</p>
<p>45</p>
<p>• = Р · - + 2 - 1</p>
<p>4+1 υ У’</p>
<p>Начальное значение Х<sub>н</sub>, Υ<sub>4</sub> для текущего кадра определяется конечными 50 значениями, полученными в предыдущем кадре, и Р<sub>0О</sub> = 0.</p>
<p>В случае Р,<sub>4</sub> > 0 во второй разряд РУ 31 записывается "1" и выполняются действия в соответствии с урав- 55 нениями (5) и (6), а в случае</p>
<p>Рщ 4 О "1" записывается в четвертый разряд РУ 31 и происходят вычисления по уравнениям (5) и (7). Удвоение X; и Υ ] происходит с помощью схем задержки 18 и 12, соответственно. <sup>β</sup></p>
<p>Сложение на сумматорах 6 и 19 и запись производятся так же, как и в случае линейной интерполяции.</p>
<p>Таким образом, предлагаемое устройство, обеспечивающее отработку <sup>м</sup></p>
<p>прямых к окружностей, позволяет использовать серийные блоки памяти и имеет более простые синхронизацию и связи.</p>
<p>Технико-экономический эффект от< предполагаемого изобретения определяется сокращением аппаратурных затрат и сокращением связей между элементами, что позволяет более полно использовать возможности интегральной технологии.</p>
<p>Сокращение аппаратурных затрат заключается в замене триггеров типа 0, используемых при организации сдвиговых регистров, на триггеры типа К5 (соотношение оборудования 3:1); в упрощении схемы синхронизации, что приводит к сокращению оборудования приблизительно на 30% (по 'сравнению с выпускаемыми УЧПУ типа НЗЗ; Н22); в сокращении связей.</p><p> The invention relates to the field of numerical control devices for machine tools. </ p>
<p> Interpolators operating on the principle of digital differential analyzers and containing shift registers, single-bit adders, a speed reference block, etc. are known. [1]. </ P>
<p> Interpolators operating according to the evaluation function method are also known, which also contain shift registers, a sign analysis circuit of the evaluation function, a velocity reference generator, valve circuits. </ p>
<p> The disadvantage of such devices is that to perform the functions of interpolation they require large expenditures of hardware 20 for the implementation of shift registers, the organization of connections between them, synchronization schemes. </ p>
<p> The prototype of the proposed invention is an interpolator for numerical control systems [2] · </ p>
<p> The prototype contains an input device, a speed reference generator, a sign definition circuit, five shift-30 </ p>
<p> 2 </ p>
<p> output registers, two single-bit adders, a comparison circuit, delay circuits, inverters. </ p>
<p> The prototype has the following disadvantages: high hardware costs for the implementation of shift registers, the complexity of the links and synchronization schemes, making it difficult to move to manufacture in the form of a large integrated circuit. </ p>
<p> The aim of the invention is to simplify the device: reduce equipment and simplify the connections between the functional blocks of the device. </ p>
<p> The goal is achieved by the fact that the interpolator for numerical control systems, containing serially connected information input unit, speed reference generator and sign determining unit, connected by the second input to the output of the first adder, the first input of which is connected directly to the output of the first element And, through the second element And - to the output of the first delay element, through the third element And - to the output of the first element NOT and through series-connected fourth element And, the second element NOT, t. ory 'element for 3 </ p>
<p> 758074 </ p>
<p> 4 </ p>
<p> holder and the second adder - to the exit! the fifth element And connected by the first input to the input of the first delay element, the input of the first element is NOT connected through the sixth element And to the first input of the element ^ of the alignment, the second input of which is connected to the input of the first element And, entered a register, memory block, four elements And, five the OR elements and the counter, the output of which is connected to the address input of the memory block, five information inputs of which are connected to the corresponding outputs of the information input block, the seventh output of which is connected to the input of the register connected first in output from the second input of the second element AND, through the first element OR - with the first input of the eighth element AND and through the third element OR - with the first input of the ninth element AND, the second output - with the second inputs of the fourth element AND, the first, second and third elements OR, the third output through the fourth element OR - with the first input of the tenth element AND, through the fifth element OR - with the second input of the sixth element AND, and with the second inputs of the first and fifth elements AND, and the fourth output -. with the second inputs of the second element AND, the fourth and fifth elements OR, the outputs of the seventh and eighth elements AND are connected respectively to the first and second information inputs of the memory block, the first output of which is connected to the input of the eighth element And, the second output to the input of the first delay element, the third output - with the second input of the ninth element And, the fourth output - with the input of the first element NOT, and the fifth output - with the third input of the first adder. </ p>
<p> 'The drawing shows the block diagram of the device. </ p>
<p> The device contains an information input unit 1, a speed reference generator 2, a sign definition unit 3, control outputs 4 and 5, adder 6, control input 7, elements 8-11 and delay element 12, element 13, element 14, comparison element 15, control output 16, element NOT 17, delay element 18, adder 19, control input 20, element 21, counter 22, control input 23, memory block 24, input " Record " 25, entry " Read " 26, elements AND 27-30, register 31, elements OR 32-36. </ P>
<p> Consider the operation of the proposed device in the modes of linear and circular interpolation, which splits into two phases. </ p>
<p> In the preparation phase, the geometric information of the frame is written to the memory block 24 using the input block 1 (coordinates of the start, </ p>
<p> points Χ. ^, Υ <sub> Η </ sub> and coordinates of end points X ^, Y <sub> k </ sub>). At the same time </ p>
<p> each number is in a block </ p>
<p> [memory based on the " discharge per cell " i.e. vertical way: </ p>
<p> X <sub> m </ sub>, 7c > Χχ Υ χ are placed respectively in I, II, III and IV information sections (IC) of memory block 24 (shown by dotted lines and marked from left to right). The fifth information section stores the value of the evaluation function P </ p>
<p> Interpolation occurs directly in the work phase. </ p>
<p> Linear interpolation. </ p>
<p> Current point coordinates at </ p>
<p> the process of working out a straight line changes as follows: </ p>
<table border = "1">
<tr> <td>
x, <sub> 41 </ sub> = x, + 1; <sup> Υ <sub> </ sup> Ρ </ sub> Λ = V! + 1, </ td> <td colspan = "2">
(1) </ td> </ tr>
<tr> <td colspan = "3">
and the value of the evaluation function with sha is </ td> </ tr>
<tr> <td>
x-axis _ _ </ td> <td>
</ td> <td>
</ td> </ tr>
<tr> <td>
<sup> ρ </ sup> -ί + ί,] <sup> = </ sup> </ td> <td>
</ td> <td>
(2) </ td> </ tr>
<tr> <td>
at a step on an axis Υ - </ td> <td>
</ td> <td>
</ td> </ tr>
<tr> <td>
R- . = p · · </ td> <td>
+ x <sub> k </ sub>. </ td> <td>
(3) </ td> </ tr>
<tr> <td>
Initial values </ td> <td>
coordinates </ td> <td>
and </ td> </ tr>
<tr> <td>
evaluation function with </ td> <td>
working off </ td> <td>
straight - </ td> </ tr>
<tr> <td>
my equal to zero x <sub> o </ sub> = 0, </ td> <td>
Υ <sub> ο </ sub> = 0, </ td> <td>
</ td> </ tr>
<tr> <td>
r <sub> 00 </ sub> = θ · </ td> <td>
</ td> <td>
(4) </ td> </ tr>
</ table>
<p> Before starting to work out the next segment in the information system <sub> 1 </ sub>, the information system <sub> H </ sub> and the information system write zeros (equation 4). </ p>
<p> Interpolation is performed according to the rule: if the intermediate point of the trajectory is in the region P ^ O ,, then the next step is performed along the X axis. The sign of the evaluation function is determined by the sign definition block 3, while if the step is performed along the X axis, then the unit appears at output 4, if along the axis, then at output 5. </ p>
<p> • In the case of P <sub> 4) </ sub> ^ 0 to the first digit </ p>
<p> control register (RR) 31 is recorded " 1 " which opens the following information paths: first information output of memory block 24 — second input of adder 19, 'third information output of memory block 24 — second input of comparison element 15) output of HE element 13 second input of the adder 6 output of the adder 19 - the first information input of the memory block 24. The address is changed by applying a signal to the input 24. In accordance with expression (2), the word written in the <sub> 1y </ sub> IC is from written in the ISU by adding c additionally code obtainable via NOT element 13, and adding " 1 " to the input 7 of the adder 6. Addition is carried out sequentially by digits when the signal is applied " Read " to input 26. Simultaneously with the change </ p>
<p> 5 </ p>
<p> 758074 </ p>
<p> '6 </ p>
<p> functions on adder 6 occur, 'in accordance with equations (1), an increase of X by unit, on adder 19, and also a comparison with X <sub> k </ sub>, received at the second input of the comparison element 15 of the IP <sub> 1c </ sub>. After adding 5 words of the same name in adders 6 and 19, the " Record " to entry 25 for recording in ICU and IC | new discharges received - and </ p>
<p> respectively. ’</ P>
<p> In case of B ;,) < 0 in the third digit of the RU 31 is written down " 1 " that determines the following actions: addition of the numbers written in the <sub> ш </ sub> И and Иу (IP) equation (3), change, ((equation 1) and compare it with. In this case, the following information paths open: the third information output of memory block 24 is the second input of the adder 6, the second information output is the second input of the adder 19; 20 </ p>
<p> the fourth information output is the first input of the comparison element 15. </ p>
<p> If X ;, Υ] coincides with X <sub> k </ sub>, Υ <sub> κ </ sub>, respectively, the comparison element 15 generates a signal " end of frame refinement " at output 16, according to which information is entered from memory input block 1 into memory block 24 about a new trajectory section. </ p>
<p> Circular interpolation. 30 </ p>
<p> Consider the formula dependencies when working on a circular arc in the first quadrant counterclockwise, to which circular arcs lying in other quadrants are reduced. 35 </ p>
<p> The coordinates of the current point in the process of working out are changed as follows: </ p>
<p> x; <sub> +) </ sub> = x, - 1; </ p>
<p> = Υ <sub> 5 </ sub> + 1, </ p>
<p> and the value of the evaluation function of the step along the X axis </ p>
<p> (5) with </ p>
<p> (6) </ p>
<p> 17) </ p>
<p> 40 </ p>
<p> = G, <sub> G </ sub> 2X <sub> G </ sub> 1 </ p>
<p> when walking along the axis </ p>
<p> P </ p>
<p> 45 </ p>
<p> • = Р · - + 2 - 1 </ p>
<p> 4 + 1 υ U ’</ p>
<p> The initial value X <sub> n </ sub>, Υ <sub> 4 </ sub> for the current frame is determined by the final 50 values obtained in the previous frame, and P <sub> 0O </ sub> = 0. </ p>
<p> In the case of P, <sub> 4 </ sub> > 0 in the second digit of the RU 31 is recorded " 1 " and actions are performed in accordance with equations (5) and (6), and in the case of </ p>
<p> Rsch 4 O " 1 " is written to the fourth digit of the RU 31 and calculations are made according to equations (5) and (7). Doubling X; and Υ] occurs with delay circuits 18 and 12, respectively. <sup> β </ sup> </ p>
<p> Addition on adders 6 and 19 and the entry is made in the same way as in the case of linear interpolation. </ p>
<p> Thus, the proposed device that provides testing <sup> m </ sup> </ p>
<p> direct to circles, allows the use of serial memory blocks and has easier synchronization and communication. </ p>
<p> Technical and economic effect of < the proposed invention is determined by the reduction of hardware costs and reduction of connections between the elements, which allows you to more fully utilize the capabilities of the integrated technology. </ p>
<p> Reducing hardware costs consists in replacing type 0 triggers used in the organization of shift registers with type K5 triggers (equipment ratio 3: 1); in the simplification of the synchronization scheme, which leads to a reduction in equipment by approximately 30% (compared to those produced by the NCS type H22; H22); in cutting bonds. </ p>