SU746943A1 - Делитель частоты импульсов на 10 - Google Patents

Description

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОВ НА 10 Изобретение относитс  к области вычислител ной техники и предназначено дл  делени  на дес ть последовательности входных импульсов. Известны делители частоты, каждый разр д которых содержит триггеры пам ти, коммутационные триггеры и схемы И-НЕ 1,2,31. Первые два из известных устройств содержат большое количество оборудовани  и Характери зуютс  низкой надежностью Третье из известных устройств  вл етс  более совершенным и содержит четыре триггера Пам ти, три коммутаилонных триггера, и четыре схемы И-НЕ, причем единичный выход первого триггера пам ти соединен с единичным входом второго кетлмутационного триг гера, нулевой выход которого соединен с еди-. ничным входом триггера пам ти, а единичный выход соединен с нулевым входом первого коммутационного триггера, нулевой выход первого коммутационного триггера соединен с входом первой схемы И-НЕ, а ед1шичный выход соединен с нулевыми входами первого и третьего триггеров пам ти, с нулевым входом второго коммутационного триггера и с входами первой и второй схем И-НЕ, выход первой схемы И-НЕ соединен с нулевыми входами первого коммутационного триггера и первого триггера пам ти, с единичным входом второго триггера пам ти и с входом третьей схемы И-НЕ, выход которой соединен с единичными входами йторого и третьего триггеров пам ти и с нулевым входом второго коммутационного триггера, кулевой выход второго триггера пам ти также соединен с нулевым входом второго коммутационного триггера, а единичный выход соединен с входом третьей схемы И-НЕ, нулевой выход третьего триггера пам ти соединен с нулевым входом второго триггера пам ти и с входами первой и второй схем И-НЕ, выход второй схемы И-НЕ соединен с единичным входом первого коммутационного триггера 3. Однако известное устройство выполнено на большом количестве схем И-НЕ и, следовательно , надежность его невысока . Цель изобретени  - повышение надежности устройства в работе. Дл  этого в делитель частоты импульсов на 10, содержащий триггеры пам ти, коммутационые триггеры и элементы И-НЕ,введен дополительный элемент И-НЕ, выход которого оединен с единичным входом первого коммуаШбнногб триггера, при этомнулевой выход ретьего коммутационного триггера подклюен к первому входу дополнителыюго элеента И-НЕ, а единичный выход - к нулевым входам первого коммутацио1шого триггера , первого и третьего триггеров пам ти, четвертому входу первого элемента И-НЕ, к третьему входу второго элемента И-НЕ и к нулевому входу четвертого триггера пам ти , нулевой выход которого со динён с нулевым входсзм третьего коммутационного триггера , единичный выход первого .коммуташюнного триггера подключен к единичным входам третьего коммутационного триггера и четвертого триггера пам ти и ко второму входу дополнительного элемента И-НЕ, нулевой выход nepBoio коммутационного триггера - к единичному входу третьего коммутационного триггера, а выход второго элемента И-НЕ соединен с единичным входом третьего коммутационного триггера, причем единичный вход первого коммутационного триггера, нулевой вход второго коммутационного триггера, единичный вход третьего коммутационного триггера , п тый вход первого элемента И-НЕ и третий вход третьего элемента И-НЕ подключены к входной шине.

На чертеже представлена структурна  электрическа  схема делител . частоты импульсов на 10.

Устройство содержит элементы И-НЕ 1-8, попарно образующие первый, второй, третий и четвертый триггеры пам ти, элементы И-НЕ 9-14, попарно образующие первый, второй третий коммутационные триггеры, элементы И-НЕ 15-18, шину 19 входных импульсов, шину 20 выходных импульсов.

Устройство работает следующим образом. В исходном состо нии все триггеры пам ти наход тс  в нулевом состо нии, а входаой сигнал, поступаюидай на шину 19, отсутствует (равен логическому нулю). В этом случае на выходах элементов И-НЕ 1, 3, 5, 7, 10, И, 12, 14, 15, 17, 18будет сигнал, равный логической единице, на вЫхЬдах остальньтх элементов И-НЕ будет сигнал, р авный логическому нулю. С приходом первого входного импульса открываетс  элемент И-НЕ И, и на его выходе по вл етс  сигнал, равный логическому нулю, который устанавливает первый триггер пам ти в единичное состо ние. Наличие св зи с выхода элемента И-НЕ 11 на вход элемента И-НЕ 12 преп тствует по влению на выходе элемента И-НЕ 12 сигнала, равного логическому нулю в момент действи  входного импульса. После окончани  действи  входного импульеа на выходе элемента И-НЕ 12 по вл етс  сигнал, равный логическому нулю, а на выходе элемента И-НЕ 9 - сигнал, равный логической единице. Поэтому с приходом второго входного импульса

логический нуль по вл етс  на выходе элемента И-НЕ 15, который устанавливает второй триггер пам ти в единичное состо ние, а первый триггер пам ти - в нулевое состо ние. Наличие св зей с выхода элемента И-НЕ 15 на

входы элементов И-НЕ 9 и 17 преп тствует по влению на выходах этих элементов сигнала, равного логическому нулю, в момент действи  входного импульса. После окончани  действи  второго входного импульса на выходе элемента

И-НЕ 9 по вл етс  сигнал, равный логическому нулю, поэтому с приходом третьего входного импульса логический нуль по вл етс  на выходе элемента И-НЕ 17, устанавлива  третий триггер пам ти в единичное состо ние. Сигнал,

равный логическому нулю, с нулевого выхода третьего триггера пам ти (элемент И-НЕ 5) устанавливает в нулевое состо ние второй триггер пам ти. Наличие св зей с выхода элемента И-НЕ 17 на входы элементов И-НЕ 4, 11

преп тствует по влению на выходах этих элементов логического нул  в момент действи  входного сигнала. С приходом четвертого входного импульса открываетс  элемент И-НЕ 11, устанавлива  первый триггер пам ти в ециничное состо ние. После окончани  действи  входного импульса подготовленным к срабатыванию оказываетс  элемент И-НЕ 10, поскольку на выходах элементов И-НЕ 9, 16 логическа  единица. Следовательно, с приходом

п того входного импульса на выходе элемента И-НЕ 10 по вл етс  сигнал, равный логическому нулю, который устанавливает Первый и третий триггеры пам ти в нулевое состо ние, а четвертый триггер пам ти - в единичное состо ние . Аналогично с приходом шестого входного импульса первый триггер пам ти устанавливаетс  в единичное состо ние, с приходом седьмого входного импульса второй триггер пам ти устанавливаетс  в единичное состо ние,

а первый триггер пам ти - в нулевое состо ние . С приходом восьмого входного импульса третий триггер пам ти устанавливаетс  в единичное состо ние, а второй триггер пам ти - в нулевое состо ние. С приходом дев того входного импульса первый триггер пам ти снова устанавливаетс  в единичное состо ние. После окончани  действи  входного импульса подготовленным к срабатыванию оказываетс  элемент И-НЕ 14, поэтому с приходом дес того импульса на выходе элемента И-НЕ 14 по вл етс  сигнал, равный логическому нулю, который поступает на шину 20 возвращает схему в исходное состо ние, устанавлива  триггеры пам ти в нулевое состо ние.

Таким образом, в делителе осуществл етс  1 следутоша  последовательность смены Чосто ний .

На дес ть входных импульсов схема выдает один выходной импульс, т.е. осуществл етс  деление на 0.

Claims (3)

1.Авторское свидетельство СССР № 382241, кл. Н 03 К 23/02, 1970.

2.Авторское свидетельство СССР № 506131, кл. Н 03 К 23/02, 1974.

3.Авторское свидетельство СССР № 558405, кл. Н 03.К 23/02, 1976 (прототип). ного триггера - к единичному входу третье