Claims (1)
Изобретение относитс к автоматике . и вычислительной технике и может быть исшльзовано в системах цифровой обработки сигналов. Известно устройство дл вычислени дискретного преобразовани Фурье, содер жащее блок пам ти с произвольным обра щением и централизованный процессор, подключенньгй к соответствующим чейкам блока пам ти 1| . . Недостаток известного устройства дазкое быстродействие. Наиболее близким техническим решением к данному изобретению вл етс устройство дл вычислени дискретного пр еобразовани Фурье, содержащее анало го-цифровой преобразователь блоков регистров сдвига, тактс)вый генератор арифметических блоков, и посто нное запоминающее устройство, причем первый блок регистров сдвшпа со стоит ИЗ одного регистра емкостью 4 чи сел, второй - из двух регистров емкостью W/2 чисел и т.д. . Последний блок состоит из Д регистров, по одному числу каждый. Входы арифметических блоков соединещл с входами и выходами со«. ответствуюших блоков регистров сдвига и с выходом посто нного запоминак цего устройства. Така структура позвол ет повысить быстродействие вычислител , поскольку в данном случае в интервале времени между двум , последними отсчетами наиболее загруженное арифметическое устройство, подключенное к последнему блоку регистров, выполн ет N/4 операций над комплексными числами. Однако, это устройство отличаетс большой сложностью . Цель изобретени - .упрощение устройства . Ыель достигаетс тем, что устройство дл вычис щни N -точечного преобразовани Фурье, содержащее аналого-цифровой преобразователь, к синхронизирующему входу которого подключен выход первого тактового генератора, арифметический блок, блок пам ти, адресный вход котороГО подключен к адресному выходу блока управлени ми четыре блока регистров, содержит блок буферных регистров, второй Тактовый генератор и коммутатор, причем выход аналого-цифрового преобразовател подключен к информационному входу блока буферных регистров, синхронизирующий вход которого подключен к первому выходу синхро шзации .коммутатора, а выход - к первому информационному ВХОДУ коммутатора, сишфонизирующий вход первого и второго блока регистров подключен ко второму входу сигофонизации KOMwIyraTopa, информационный вход первого блока регистров подключен к первому информационному выходу коммутатора , а выход - ко второму информационному входу коммутатора и к информационному входу второго блока регистров, выход второго блока регистрсв подключен к третьему информационному входу коммутатора, синхронизирующий вход третьего и четвертого блока регистров подключен к третьему синхронизирующему выходу коммутатора, информационный вхо третьего блока регистров - ко второму информационному выходу коммутатора, а выход - к четвертому информационному входу коммутатора и к информационному входу четвертого блока регистров, выход четвертого блока решстров подключен к п тому И1фэрмационному входу коммутатора , первый вход синхронизации коммутатора подключен к выходу первого тактового генератора, второй и третий входы синхронизации коммутатора подключены к выходам сиюфонизации блока утьравлени , четвертый вход синхронизации коммутатора подключен к выходу второго тактового генератора, первый, второй и третий входы арифметического блока под ключены соответственно к выходу блока пам ти, третьему и четвертому информационным выходам коммутатора, выход результата арифметического блока - к ш стому ии|юрмациоЕШЮму входу коммутато ра, а управл ющий выход - к сигнальному ВХОДУ блока управлени , выход управ лени коммутации блока управлени подключен к управл ющему входу коммутатора . На чертеже представлена схема УС1 ройства дл вычислени Н -точечного преобразО вашш Фурье. Устройство содержит ааалого-црфрофой преобразователь 1, первый тактовый генератор 2, блок буферных регистров 3 емкостью М чисел, имеющий синхронизирующий 4 и информационный 5 входы и выход 6, первый 7, второй 8, третий 9 и четвертый 10 блоки регистров емкостью по Ы /2 чисел каждый с соответствутаШими синхронизирующими 11-14 и информационными 15-18 входами и выходами 19-22, коммутатор 23, имеющий шесть информационных входов 24-29 и четыре входа синхронизации 30-33, а также четыре И1фэрмационных выхода 34-37, три выхода синхронизации 38-40 и управл югйий вход 41, второй тактовый генератор 42, блок утхравлени 43, снабженный сигнальным входом 44, а также выходами сиюфонизации 45,46 и адресными выходами 47 и выходом управлени коммутаци ми 48, арифметический блок 49, имеющий входы операндов 5О-52, выход результата 53 и управл ющий выход 54, блок пам ти 55 в виде посто нного запоминающего устройства с адресным входом 5 6 к выходом 57. Устройство работает следующим образом . Входной аналоговый сигнал поступает на вход аналого-цифрового преобразовател 1 и преобразуетс в последовательность цифровых отсчетов, формирующихс с частотой первого тактов /го генератора 2 . На первом этапе блок управлени 43 формирует на своем управл ющем выходе 48 первый код, который, поступа на управл ющий вход 41 коммутатора 23, определ ет соединение входа синхронизации 30 последнего с выходом синхронизации 38 . Остальные цепи коммутатора при этом разорваны. В результате синхронизирующий вход 4 блока буферных регистров 3 оказываетс подключенным к выходу первого тактового генератора 2 и последовательность цифровых отсчетов загружаетс через информационный вход 5 в блок буферных решстров с частотой аналого-цифрового преобразовани . После того, как все М чеек блока буферных регистров оказываютс заполненными отсчетами входной реализации, наступает второй этап работы устройства, ще устройство управлени генертрует на выходе 48 второй код. Вследствие этого блок буферных регистров и первый и второй блоки решстров оказываютс соециненнымЕ последовательно по -выходам и информационным входам, а их синхронизирующие входы - подключёнными к выходу BTOpoix) тактового генератора 42, частота которого подобрана так, чтобы в интервале между последним отсчетом данной и первым отсчетом последующей реализаций содержимое (N отсчетов) блока буферных рег-истров переписа лось в первый и второй блоки регистров, имеющие емкость по N /2 отсчетов. На следующем этапе устанавшшаетс третий режим работьц Блок управлени генерирует на своем выходе 48 третий код, что определ ет подключение первого тактового генератора 2 к синхронизирующему входу 4 блока буферных регистров, после чего последний готов к нриему следуюшей реализации входного сигнала. При этом выходы 19, 20 последних чеек первого и второго блоков регистров оказываютс подключенными к входам операндов 51, 52 арифметического блока 49. Блок управлени формирует на выходе сишфонизахии 45 два импульса, которые подаютс через коммутатор 23 на синхронизирующие входы 11,12 первого и второго блоков регистров и обеспечивают последовательйую пересылку отсчетов с номерами 1,2 на вход операнда 51, а отсчетов с номерами Vi/2 -l,N/2 +2 на вход операнда 5 2 арифметического блока 49. При этгом отсчеты с номерами 1,2 представл ютс как действительна и мнима части комплексного отсчета К. , а отсчеты с номерами Ц/1 +1 и N/2 4-2 как действительна и мнима части комплексного отсчета X. - +1. На адресном выходе 47 блока управлени формируетс код адреса, который, поступа на адресный вход 56 посто нного запомина ющего устройства 55, определ ет по вление на выходе 57 значени первого вектора поворота W. Это значение поступает на вход операнда 5 О арифметического блока, которое, выполнив необходимые действи , последовательно выдает на выход результата 53 действительные и мнимые части результатов вычислений .. /, Одновременно с вьщачей каждого из этих чисел арифметический блок вырабатывает на своем управл ющем выходе 54 сипшлы , поступающие на сигнальный вход 44 блока управлени . Синхронное этими сигналами блок управлени с необходимой задержкой вырабатывает на своем выходе синхронизении 46 импульсы дл сдвигв в регистрах третьего и четвертого блоков регистров, поступающие на их обьеднневные синхронизирукицие входы 13, 14. Поскольку при этом ииформшшонный вход 17 третьего блока решстров подключен, через коммутатор к выходу результата 53 арифметического блока, дейстнтельные и мнимые части чисел Z,; последово тельно загружают в третий блок регист , ров с частотой по влени результатов на выходе арифметического блока. Кроме того, при по влении сигналов на сигнальном входе 44 блока управлени 11роисходит формирование на его выходе синхронизации 45 двух импульсов дл сдвигов в регистрах первого и второго блоков регисть. ров. Эти импульсы подаютс через комму Р 23 на синхронизирующие входы 11, 12 первого и второго блока регистров, обеспечивает последовательную пере- сылку очередной пары отсчетов из первого блока реп1стров на вход операнда 5 л очередной пары отсчетов из второго блока регистроь - на вход операнда 52. Описанна процедура повтор етс - раз, пока не произойдет заполнение третьего и последсвательнс соединенного с ним eTw блоков регистров и очистка первого и второго блоков репютров. Существенно, что числа 1 , Z,.,. при этом располагаютс в третьем и четвертом блоках регистров таким образом, что | их чейках, имеющих одинаковые номера, пары операндов размещаютс в последе вательности , необходимой дл вычислени следующего этапа а 1« ритма быстрого преобразовани Фурье, рри котором устанавливаетс четвертый режим работы устройстВ этом режиме блок управлени 43 формирует на управл ющем выходе 48 четвертый код, который, поступа на вход 41 коммутатора,обеспечивает необходимую перекоммутацию блоков. Вследствие такой перекоммутации выходы 21 и 22 последних чеек третьего и четвертого блоков регистров, в которых содержатс числа /(/(Д +1 оказываютс подключенными к входам операндов 51 и 52 арифметического блока. Эти числа, поступа в ариф- « ческий блок совместно со значением. Р поворота Л/ . вл ютс операн вычислени величин tl v -7 -W 7 -f-l 4 г I г 4 и S которые последовательно записываютс в первый блок регистров по информацио1шому ходу 15. При этом блок управле1га 43, пригшма по своему сипшльному входу 44 импульсы, вырабатывает импульсы дл первого и второго блоков регистррв сдвига дл первого и второго блоков регистров - CHHXpoiTHO с по влением каждого из Ч1гоел , У„ , а на выходе син хронизации 46, св занном с синхронизи:ру1оШ;ймйвходами третьего и четвертого блоков регистров 9, 10 - при по влении числа VT. Вследствие этого, после эа писи чисел У последовательно в первый блок регистров, его входна чейка освобо(ждаетс дл приема нового значени Уг , а в выходные чейки третьего и четвертого блоков регистров сйШгаютс опёравдь дл вычислени этого значени . Одновременно на адресном выходе 47 блока управлени формируетс код адреса дл выборки из посто иного запоминающего устройства 55 значени вектора поворота . которы подаетс на вход операнда 50 арифметйчесуого блока. Описанна процедура продолжаетс до заполне1ш первого и послёд75ватепьно соёдаёв)аного с ним второго блоков регистров и очистки третьего и четвертого блоков реластров. Затем блок управлени вновь переводит все блоки на третий режим работы, а первый и второй блоки решстров снова мен ютс рол ми третьим и чет ерты1у1 блоками. После ( 1 Н ) - 1 смен третьего и четвертого режимов в первом и втором блоках регистров содержатс значени коэффициентов Фурье, Предлагаемое устройство значительно проще известного, поскольку требует меныиего числа арифметических блоков и суммарной информационной емкости блоков ретестров,, Формула изобрё т е н и Устройство дл вычислени N -точечного преобразовани Фурье, содер(жащее аналого-цифровой преобр(а ЗО8а 1ель, зЧюнизируютему входу которохЧ) подключен выход первого тшгтового генератора, арифметический блок, блок пам ти, адресный вхс которохю подключён fc адрес ному выходу блока упраЫюни и четыре блока peittcTfpo, о т и и Ч а ю щ ёе с тем, что, с цель упрошенн устьройства , оно содержит блок буферных регистров , второй тактовый генератор и коммутатор, причём выход аналого-цифрового преобразовател подключен к информационному входу блока буферных регистров , синзсронизирующий вход которого подключен к первому выходу синхронизации коммутатор1а, а выход - к первому информационному входу коммутатора, синхронизирующий вход первого и второго блока ретестров тодключен ко второму выходу синхронизации коммутатора, информационный вход первого блока регистров подклю. чен к первому И1 ормац ионному выходу коммутатора, а выход - ко второму информационному входу коммутатора и к инфор-мтионному входу второго блока регистров , вьхход второго блока регистров подкшочен к третьему информационному вхо дУ коммутатора, синхронизирующий вход третьего и четвертого блока регистров подключен к третьему синхронизирующему выходу коммутатора, информщ ионный вход третьего блока регестров - ко второму и формационному выходу коммутатора, в . ход - к челвертому информйционному входу коммутатора и к информационному вхо-. ду четвертого блока регистров, вь1ход чети вертого блока регистров подключен к п тому информационному входу коммутатора. первый ккод синхронизации коммутатора подключен к выходу первого тактового гэ- нератора, второй и третий входы синхронизадии Коммутатора дадключены к выходам сиюфонизацин блока управлени , четвертый вход синхрони:зации коммутатора подключён к выходу второго тактового генератора, первый, второй и третий входы арифметического блока подключеша ссхэтветствешр к выходу блоШ: naistera, TifreirtieJviy и четвертому ннфо|)йациошым выходам коммутатора, выход результата арифметического блока к шестому информтионному входу коммутатора , а управл ющий выход - к сигнальному входу блока управлени , выход управлени коммутации блока у1фавлёни подключен к управл ющему коммутатх)Источники информации, тфйнйтые во внимание vpz экспертизе 1,Акцептованна за вка Великобритаййи М 1330471, кл. Q 4 А, 1971. 2,Патент США 6 3816729, кл. 235-156, 1974 (тфототин).This invention relates to automation. and computing and can be used in digital signal processing systems. A device for computing a discrete Fourier transform, containing a random-access memory block and a centralized processor, connected to the corresponding cells of memory block 1 | . . A disadvantage of the known device is a quick response. The closest technical solution to this invention is a device for computing a discrete Fourier transform, containing an analog-to-digital converter of blocks of shift registers, a clock generator of arithmetic blocks, and a persistent storage device, the first block of registers of transduction from one register with a capacity of 4 numbers, the second one of two registers with a capacity of W / 2 numbers, etc. . The last block consists of D registers, one number each. The inputs of arithmetic units are connected to the inputs and outputs with ". The corresponding blocks of shift registers and with the release of a permanent memory device. Such a structure allows to increase the speed of the calculator, since in this case, in the time interval between the two last samples, the most loaded arithmetic unit connected to the last block of registers performs N / 4 operations on complex numbers. However, this device is very complex. The purpose of the invention is to simplify the device. This is achieved by a device for calculating the N-point Fourier transform containing an analog-digital converter, to the clock input of which the output of the first clock generator is connected, an arithmetic unit, a memory unit whose address input is connected to the address output unit of the control unit four registers, contains a block of buffer registers, a second clock generator and a switch, and the output of the analog-digital converter is connected to the information input of the block of buffer registers, synchronized which input is connected to the first synchronization output of the switch, and the output to the first information INPUT of the switch, the input input of the first and second block of registers is connected to the second input of the sigophonization KOMwIyraTopa, the information input of the first block of registers is connected to the first information output of the switch, and the output - to the second information input of the switch and to the information input of the second block of registers, the output of the second block of registers is connected to the third information input of the switch, synchronized The input of the third and fourth block of registers is connected to the third synchronization output of the switch, the information input of the third block of registers to the second information output of the switch, and the output to the fourth information input of the switch and the information input of the fourth block of registers; the output of the fourth reshster block is connected to the terminal The switch's input to the farm, the first synchronization input of the switch is connected to the output of the first clock generator, the second and third synchronization inputs of the switch connected to the output outputs of the takeaway unit, the fourth synchronization input of the switch is connected to the output of the second clock generator, the first, second and third inputs of the arithmetic unit are connected respectively to the output of the memory unit, the third and fourth information outputs of the switch, the output of the result of the arithmetic unit is connected to The control output is connected to the signal INPUT of the control unit; the control output of the control unit is connected to the control input of the switch. ra. The drawing shows a circuit for calculating an H-point transform of your Fourier. The device contains aaalogrofrofoy converter 1, the first clock generator 2, the block of buffer registers 3 with capacity of M numbers, which has synchronizing 4 and informational 5 inputs and output 6, first 7, second 8, third 9 and fourth 10 blocks of registers with capacity L / 2 numbers each with the corresponding synchronization 11-14 and informational 15-18 inputs and outputs 19-22, a switch 23 having six information inputs 24-29 and four synchronization inputs 30-33, as well as four I1 output outputs 34-37, three synchronization outputs 38-40 and control panel input 41, w the clock generator 42, the utero block 43, equipped with a signal input 44, as well as the output signals 45,46 and the address outputs 47 and the switch control output 48, the arithmetic unit 49 having the inputs of the operands 5О-52, the output of the result 53 and the control output 54, the memory block 55 in the form of a persistent storage device with an address input of 5 6 to the output 57. The device operates as follows. The analog input signal is fed to the input of the analog-to-digital converter 1 and is converted into a sequence of digital samples formed at the frequency of the first clock / r generator 2. At the first stage, the control unit 43 generates at its control output 48 a first code which, arriving at the control input 41 of the switch 23, determines the connection of the synchronization input 30 of the latter with the output of the synchronization 38. The rest of the switch circuit is broken. As a result, the clock input 4 of the buffer register block 3 is connected to the output of the first clock generator 2 and the sequence of digital samples is loaded via information input 5 into the block of buffer resters with an analog-to-digital conversion frequency. After all the M cells of the buffer register block are filled with samples of the input implementation, the second stage of operation of the device begins, and the control device generates the second code at output 48. As a result, the block of buffer registers and the first and second blocks of the resters are connected consecutively at the outputs and information inputs, and their synchronization inputs are connected to the output of the BTOpoix) clock generator 42, the frequency of which is chosen so that in the interval between the last count of this and the first count the subsequent implementations, the contents (N samples) of the buffer reg-isters block were copied to the first and second blocks of registers with a capacity of N / 2 samples. At the next stage, the third mode of operation is set up. The control unit generates at its output 48 a third code, which determines the connection of the first clock generator 2 to the clock input 4 blocks of the buffer registers, after which the latter is ready for the next implementation of the input signal. In this case, the outputs 19, 20 of the last cells of the first and second register blocks are connected to the inputs of operands 51, 52 of the arithmetic unit 49. At the output of the control unit 45, the control unit 45 generates two pulses that are fed through the switch 23 to the synchronization inputs 11.12 of the first and second blocks registers and provide sequential sending of samples with numbers 1,2 to the input of operand 51, and samples with numbers Vi / 2 -l, N / 2 + 2 to the input of operand 5 2 of the arithmetic unit 49. When this is done, the samples with numbers 1,2 are represented how valid and m Nima of the complex reference part K., and the counts with the numbers C / 1 +1 and N / 2 4-2 as real and imaginary parts of the complex reference X. - +1. At address output 47 of the control unit, an address code is generated, which, arriving at address input 56 of the persistent storage device 55, determines the appearance at output 57 of the value of the first rotation vector W. This value is fed to the input of operand 5 O of the arithmetic unit, which having performed the necessary actions, consistently outputs the result 53 of the real and imaginary parts of the results of the calculations .. / At the same time as each of these numbers, the arithmetic unit generates 54 control signals at its control output, upayuschie to the signal input 44 of the control unit. A control unit synchronized with these signals with a necessary delay produces at its output a synchronization 46 pulses for shifting the registers of the third and fourth blocks of registers arriving at their daily synchronization inputs 13, 14. As this is done, the three-dimensional input 17 of the third resistor block is connected to the output through the switch the result of 53 arithmetic unit, real and imaginary parts of numbers Z; A register is regularly loaded into the third block with a frequency of occurrence of results at the output of the arithmetic unit. In addition, when signals appear at the signal input 44 of the control unit 11, two pulses are generated at its sync output 45 for register shifts in the registers of the first and second blocks. ditch These pulses are fed through com 23 to the synchronization inputs 11, 12 of the first and second block of registers, provide a consecutive transfer of the next pair of samples from the first block of repl to the input of the operand 5 l of the next pair of samples from the second block of the register - to the input of the operand 52. the procedure is repeated — once, until the third and subsequent eTw of the register blocks connected to it are filled and the first and second blocks of reputations are cleared. It is essential that the numbers 1, Z,.,. at the same time, they are located in the third and fourth blocks of registers in such a way that | their cells, having the same numbers, pairs of operands are placed in the sequence necessary for calculating the next stage and 1 "fast Fourier transform rhythm, which sets the fourth device operation mode. In this mode, the control unit 43 generates a fourth code at the control output 48, which arriving at the input 41 of the switch provides the necessary re-switching of the blocks. Due to this re-switching, the outputs 21 and 22 of the last cells of the third and fourth blocks of registers containing the numbers / (/ (D + 1 are connected to the inputs of operands 51 and 52 of the arithmetic unit. These numbers enter the arithmetic unit together with the value The P rotations of L /. Are the operand for calculating the values of tl v -7 -W 7 -fl 4 g I g 4 and S which are successively recorded in the first block of registers via information course 15. At the same time, the control block 43, tuned to its syshlny input 44 pulses, produces pulses for first O and the second blocks of shift registers for the first and second blocks of registers - CHHXpoiTHO with the appearance of each of Ch1goel, U „, and at the output of synchronization 46, associated with synchronization: Roux; Shymnotes of the third and fourth blocks of registers 9, 10 - with In this case, after the numbers Y have been sequentially sequentially entered into the first block of registers, its input cell is released (waiting to receive a new value of U, and the output blocks of the third and fourth blocks of registers are adjusted to calculate this value. At the same time, at address output 47 of the control unit, an address code is generated for sampling from the permanent memory 55 the value of the rotation vector. which is fed to the input of the operand 50 of the arithmetic unit. The described procedure continues until the first and the last connectors of the second register block and the third and fourth blocks of the registers are cleared to it. Then the control unit again switches all the blocks to the third mode of operation, and the first and second blocks of the resters again change roles to the third and fourth blocks. After (1 Н) - 1 shifts of the third and fourth modes in the first and second blocks of registers, the values of the Fourier coefficients are contained. The proposed device is much simpler known, because it requires a different number of arithmetic blocks and the total information capacity of the retesting units. To calculate the N-point Fourier transform containing (analog-to-digital converter (and ZO8a 1l, with a KX input), the output of the first TGG generator, arithmetic unit, memory block, address The main control unit is connected to the address of the output of the control unit and the four peittcTfpo blocks, so that, for the purpose of the requested device, it contains the block of buffer registers, the second clock generator and the switch, and the output is analog the digital converter is connected to the information input of the block of buffer registers, the syncronizing input of which is connected to the first synchronization output of the switch 1a, and the output to the first information input of the switch, the synchronizing input of the first and second block of the switches to the second output switch timing information input of the first register block Con. It is connected to the first I1 form of the ion output of the switch, and the output to the second information input of the switch and to the information input of the second block of registers, the output of the second block of registers is connected to the third information input of the switch, the synchronizing input of the third and fourth block of registers is connected to the third synchronizing input to the switch output, informing the ion input of the third unit of the registers to the second and formation output of the switch, c. the course - to the four-way information input of the switch and to the information input. the fourth block of registers, the input of the fourth block of registers is connected to the fifth information input of the switch. The first synchronization code of the switch is connected to the output of the first clock oscillator, the second and third synchronization inputs of the switch are connected to the outputs of the control unit, the fourth input of the synchronization switch is connected to the output of the second clock generator, the first, second and third inputs of the arithmetic unit are connected to the output of the block: naistera, TifreirtieJviy and the fourth nfo |) yacios outputs of the switch, the output of the result of the arithmetic unit to the sixth information input of the switch, and the control move - to the signal input of the control unit, the control output of the switching unit of the alphanumeric unit is connected to the control switchboard) Sources of information taken into account vpz examination 1, UK Acceptance for M 1330471, cl. Q 4 A, 1971. 2, U.S. Patent 6,381,729, cl. 235-156, 1974 (tfototin).