SU739530A1 - Одноразр дный сумматор - Google Patents

Description

. ;1 . ;

Изобретение относитс  к вычис ительной технике и предназначаетс  в основном в электроприводах с цифровым управлением .

Известны цифровые устройства электропривода , где примен ютс  многофазные схемы делителей (счетчиков), имеющие . выходные шины пр моугольных напр жений фаз и цифровые В1ыходные шины. Принципы построени  принципиальных схем таких делителей на четном и нечетком числе , например RS .триггеров различны И и 2.

Однако характер изменени  выходных сигналов с плеч этих триггеров при воз- j, растании (убывании) цифр на их выход ных шинах может быть представлено одинаково если в делителе на нечетном числе триггеров записать в таблице их состо ний инверсные Сигналы с четных тркг-2о геров.. Св зь между сигналами положений триггеров и цифровыми сигналами дл  схем на четном числе триггеров может быть по снена на примере четЫрахфазного и п тифазного делител . Дл  четырех- фазного делител , эти соотношени  приведены в табл. 1, дл  п тифазного - в таблице. 2.....

Таблица Таблица Даийое устройство предназначаетс  ОЛЯ выполнени  операции суммировани  в приведённых выше кодах. Известные устройства суммировани , где работы с кодами, имеющими основание И 2, производитс  преобразование его в двоичный код, сложение чисел в двоичном коде и обратное преобраасваHife из двоичного кода в исходный З. Недостатком такик устррйств вл етс  миопократное иреобразованйё к6Жов, что приводит к увеличению оборудовани , и невысокое быстродействие. .. Известны устройства суммировани  дл  работы с кодами, имеющими основан где примен етс  матричный сумматор, в состав которого входит квадратна  матри ца размерами ll х П. В узлах этой квадратной матрицы расположены двухходовы элементы И, выходные шины которых сое Дййбны с в 1коцнь1ми шинами этой матрицы через элементы ИЛИ, и матрица еложений переноса размерами 2 х VI. ртличи тельной особенностью такого матричного сумматора  вл етс  высокое быстродействие и 4.. Оддако он содержит большое количе т во элементов и требует дополнительных преобразований из копп в код. . Наиболее близким к иарбретенйю  вл етс  одйоразр дный сумматор,в котором испол зуетс  квадратна  матрица размерами ,1П (2 к VI ji V где входные шины одного слагае мого Ьбедйн ютс  с первыми входами эл ментов И-квадратной матрицы через блок логического дешифрировани , а входные шины другого слагаемого соедин ютс  со вторыми входами элементов И этой квадратной матрицы через .последовательно соединенные матрицу сложени  переноса размерами (блок сложени  переноса) и блок инвертировани  сигналов , где управл ющие входы этих блоков соединены с входной шиной сигнала переноса из младшего разр да, а выходные шины квадратной матрицы соединены с выходом сумматора через другой блок инвертировани , j-правл ющий вход кото рого соединен с выходом блока логического дешифрировани  53 Сумматор содержит меньшее число элементов, чем приведенные выше, но оно применимо только дл  систем на нечетном числе .триггеров (ri-6i Ю, 14, -. ..).. Цель-изобретени  - упрощение сумматора и расширение области его примене- Поставленна  цель достигаетс  тем, что, в одноразр дном сумматоре, содержащем блоки инвертировани , логического дешифрировани , сложение переноса и матрицу элементов И, первые входы которых соединены с первой группой входов матрицы, выходы элементов И матрицы через элементы ИЛИ подключены к выходам матрицы, крторые подключены ко ;.. входам блоки инвертировани , выходы котбрбго подключейы к выходу сумматора, входы первого операнда сумматора подключены ко входам блока логического дешифрировани ,выходы которого соединены с первой группой вх;сдов матрицы, входы второго операнда сумма;тора соединены со входами блока сложени  переноса, управл ющий вход блока сложени  переноса подключен ко Входу переноса сумматора, выходы блока сложени  переноса подклю ... чены fco второй группе, входов матрицы, управл ющий вход блока инвертировани  подключен ко входу первого разр да первого операнда сумматора, вторые входь .. элементов .И матрицы, наход щихс  в i строке и i -м голбце матрицы (п 1, l -1 . . . п72, где h -основание системы счислени ),. дл  которых 17j подключены ко второй группе входов матрицы через элементы НЕ, авторые входы ос-, тальных элементов И матрицы подключены ко второй группе входов матрицы непосредственно . На фиг. 1 приведена блок-схема. сумматора} на фиг. 2 - схема матрицы элементов И} на фиг. 3 - схема блока сложени  переноса. Дл  рассмотрени  прин та система с основанием Я 10. Входные шины первого слагаемого А соединены с входом блока 1 логическо- .го дешифрировани , который имеет выходные шины О V 5 ,, Ч Q2,,VQ2Q5, a Vr SQ4 A ,N65q;. « Выходные шины блока 1 логического дешифрировани  соединены с входными, шинами первого слагаемого квадратной матрицы 2 элементов И. Входные шины второго слагаемого квадратной матрицы 2 соединены с входными шинами второго слагаемого суммиpyiomero устройства через блок 3 сложени  переноса. Выходные шины матрицы 2 элементов И подключены ко входам блока 4 инвертировани . В узлах матрицы 2 установлены логические элембнты 5-29 И. Первые входы элементов 5, 11, 17, 23, 29 И. соединены с входной шиной О V 5, элементов 6, 12, 18, 24, 25 И - с шиной V 6; элементов 7, 13, 19, 20, 26 И - с шиной 7; элементов 8, 14 15, 21, 27 И с шиной 3 V 8; элементов 9, 1О, 16 22, 28 И - с шиной 4 9. I Входна  шина Р второго слагаемого В соединена с вторыми вх(жами элементов 4-9 И; шина Р- со входами эпемен- тов 11-14 И и через элемёйт 30 НЕ со вторым входом элемента 6 И; шина Р элементов 17-22 И и через элемент 31 НЕ со вторыми входамн элементов 11, 1 15, 16; шина Рд. элементов 23,. 24 и через элемент 32 НЕ со втооыми входами элементов И на F со Вторы входом элемента 29 И и через элемент 33 НЕ со вторым входом элементов 2S28 И.. Выходные шины элементов .5, 10, 15 20, 25 И через элемент 34 ИЛИ соединены , с выходной шиной 5 квадратной мат рицы 2; выходы элементов 6, 11, 16, 2li 26 И через алемент 35 ИЛИ - с выходной шиной З, выходы элементов 7,12, 17, 22, 27 И через элемент 36 , ИЛИ - с шиной S, выходы элементов 8,13, 18, 23, через элемент 37 ИЛИ - с шиной 5д J выходы элементов 9,14. 19, 24, 29 И - с выходной шаной . . 73 О Входна  шина сигнала переноса С через элемент 39 НЕ соединена с первыми входами элементов 40-44 И, а первые входы элементов 45-49 И соединены непосредственно с этой шиной. Вторые вкоды элементов 40, 45 И соединены с входной ши;ной Rf , вторые элементов 41, 46 И.- с шиной R. ; вторые входы элементов 42, 47 И - с шиной R, вторые входы элементов 43, 48 И - с шиной РЛ . Входна  шина Р соединена со вторым входом элементов 44 И и через элемент 5 О НЕ - со вторым входом элемента 49. Выходы элементов 4 О, 49 И соединены через элемент 51 ИЛИ - с выходной шиной выходы элем4н- тов 41,45 И через элемент 52 ИЛИ с шиной РЗ выходы элементов 42, 46 И через элемент 53 ИЛИ - с шиной Р ; выходы элементов 43, И через элемент 54 ИЛИ - с шиной РА , выходы элементов 44, 48 И через элемент 55 ИЛИ - с шиной PZ. Выходные шины квадратной матрицы элементов И соедин ютс  с выходными шинами сумматора через блок 4 инвертировани , который пропускает сигналы с выходных шин к&адратной матрицы 2 без изменени  при наличии сигнала на управл ющей шине блока 4, котора  соединена с входной шиной Q первого слагаемого, и измен ет.все сигналы на обратные при отсутствии сигнала Q, . Работу сумматора первоначально рас- сматривают при отсутствии сигнала на шине переноса . В этом случае сигналы слагаемого В будут переданы на вход квадратной матрицы 2 через блок 3 сложени  переноса без изменени , так как на первые входы элементов 4О-44И блока 3 сложени  переноса поступают сигналы 1, а на вторые входы поступают сигналы слагаемого В. При цифрак О - 4 слагаемого А (см. табл. 2) и, следовательно, блок 4 инвертировани  будет пропускать сигналы квадратной матрицы 2 без изменени  на выходные шины сумматора. В квадратной, матрице 3 при цифре О слагаемого А {ОN 5 - 1) элементы 5, 11, 17, 23, 29 И главной диагонали пропускают сигналы слагаемого В на выходные Шины суммирующего устройства без изменени , что соответствует сложению цифр слагаемого А с цифрой О слагаемого В. При цифре I слагаемого А ( ) Р( слагаемого В будет

п аредан на выходную шину ; сигнал Р.2 - на шину .5 j: сигнал Pj - на шину S; сигнал pi - на шину S,.; сигнал PC будет передан с инверсией на выходную шину 5, Всё это схематически изображено на диаграмме 1, где в узлах квадратной сетки покааань п|р6вод щие элементы (знак + (плюс) провод щие без изменени  сигнала, знак - плинус) - инвертирующие входные с игналы). Эт и эле менты пропус кают сигналы слагаемого В на выходные ши-

Диаграмма 1

8

739530

йы суммирующего устройства. Когда коды числа В измен ютс  от цифры О до цифры 9, на выходных шинах суммируюшего устройства будут соответственно по вл тьс  коды сигналов цифр , 2, . . . 9, О, что соответствует сложению цифр числа В с цифрой числа А.

Сложение цифр слагаемого В с цифрой 2 числа А происходит аналогичным образом, диаграмма 2.

л. 1 го

О

Диаграмма 2

В диа грамме 2 при измёйёййй кЩов числа В or цифры О до 9 на выходиго О

9

8

7

6

4

Claims (5)

1.Авторское свидетельство СССР

6 517124, кл. Н 02 М 7/537, 1974.

2.Авторское свидетельство СССР

NJ 532163, кл. Н О2 М 7/537, 1974.

3. Шагурин П. П. Транзисторно-тран зисторные логические схемы. М,, Советское радио , 1974 с. 142.

4, Пранчишвили П. В. и др. Микроэлектроника и однородные структуры дл  построени  логических вычислительных устройств. М., Наука, 1967, с. 176, рис. 4.22.

5. Авторское свидетельство СССР по за вке N 2539115, кл. G06 F 7/385, 1977.