Claims (2)
20 регистра на триггерах, П поразр дных узлов сравнени , элемент ИЛИ-НЕ, пр мой и инверсный выходы триггера каждого i разр да первого регистра, где 1 el,2, соедине с первым и вторым входами -j -го поразр дного узла сравнени соотвегстве1 но, пр мой и инверсный выходы каждого i -го тригге ра второго регистра подкл|ючины к треть ему и четвертому входам | i -го поразр д ного узла сравнени соответственно, . п тые входы всех поразр дных узлов сра нени соединены с шиной ринхронизации, а информационные входы регистров под ключены к шинам сравниваемых чисел, первый выход каждого j го .поразр дного узла сравнени ( j .1.,2,..,, ( п-1) соединен с входом установки в единичное состо ние триггера (j н-1)-го разр да первого регистра и с входом устаНОНКИ в нулевое состо ние триггера { J +1)Го разр да второго регистра, второй выход каждого j-ro поразр дного узла сравнени подключен к входу установки в нулевое состо ние триггера { j+l)-ro разр да первого регистра и к входу установки в единичное состо ние триггера ( j+l)-ro разр да второго регистра , выходы поразр дного узла сравнени соединены с входами алемента ИЛИ-.1-1Е.; Каждый поразр дный узел сравнени содержит два элемента И, причем первый и второй входы первого элемента И соединены с первым н четвертым входами поразр дного узла сравнени , а выкод первого элемента И подключен к первом выходу поразр дного узла сравнени , первый и второй входы второго элемента И соединены с вторым и третьим входа- ми поразр дного узла сравнени , выход второго элемента И подключен к втором выходу поразр дного узла сравнени , третьк входы первого и второго элемен«тов И соединены между собой и подклю чекы к п тому входу поразр дного узла сравнени . БлоК Схема устройства представлена на чертеже. Устройство содержит регистры 1 н 2, пораз Ь дные узлы сравнени 3 , 32,..., 3„ ,ГкаждыЙ из которых состоит на элементов И 4, S, ачемент ИЛИ-НЕ 6, шины 7, 8 сравниваемых, чисел, шину сннкроннзации 9, выход11ые шины 10, 11, 12. Устройство работает следующим обра зом. После исходной устаноакк сравниваемых чисел по шине синхронизации 9 по- ступает сигнал. Сравнение чисел осущес вл етс поразр дно. Допустим, что число 74 , записанное в :)егистр 1, больше числа Б, записанного в регистр 2, и что код чиса А s: 10О, а числа Б ОН. При срав нении на выходе элемента И 4 поразр дного узла сравнени старшего разр да формируетс единичный сигнал, который поступает на едтичный и нулевой установочные входы соответственно регистров 1, 2 При этом все разр ды регистра 1 после.-, довательно с выходов элементов И 4 поразр дных узлов сравнени устанавливаютс в единичное состо ние, а все разр ды регистра 2 «- в нулевое состо ние. На выходе элемента И 4 поразр дного узла сравнени младшего разр да формируетс единичный сигнал, указывающий, что А Б. На других двух выходах устройства - нулевые сигналы. Если цифра старшего разр да числа Б, записанного в регистре2 - единица, а цифра старшего разр да числа А, записанного в регистре 1 - нуль, то единичный сигнал формируетс на выходе элемента И 5 поразр дного узла сравнени старшего разр да. При этом все разр ды регистра 2- последовательно с выходов элементов И 5 гюразр дных узлов сравнени устанавливаютс в е.циничное состо ние, а все разр ды регистра 1 .в нулевое. На выходе элемента И 5 поразр дного узла сравнени младшего разр да формируетс единичный сигнал, указывающий , что А Б. На других двух выходах устройства - нулевые сигналы. При равенстве чисел А и Б на выходе всех элементов ИЗ и 4 - нулевые сигналы , а на выходе элемента ИЛИ-НЕ 6 - единичный сигнал, указывающий равенство сравниваемых чисел А и Б. На других двух выходах устройства нулевые сигналы. При использовании изобретени сокращаетс число элементов на 6-8% по сравнению с прототипом дл П . Формула изобретени 1. Устройство дл сравнени двоичных чисел, содержащее два -разр дных регистра на трштерах, п -по разр дных узлов сравнени , элемент ИЛИ-НЕ, отличающеес тем, что, с целью упрощени устройства, в нем пр мой и инверсный выходы триггера каждого i -го разр да первого регистра, где т 1,2, ... , VI, соединены с первым и вторым входами i го поразр д5 ного узла сравнени соответственно, пр мой и инверсный выходы каждого 1 -го триггера второго регистра подклю чены к третьему и четвертому вхоаам 1-го поразр дного узла сравнени соот вегственно, п тые входы всех поразр дных узлов сравнени соединены с шиной синхронизации, а информационные входы -регистров подключены к шинам сравниваемых чисел, первый выход каждого j -го поразр дного узла сравнени , где j 1, 2, ... , (h-1), соединен с входом установки в единичное состо ние триггера ( j+1)-го разр да первого регистра и с,входом установки в нулевое состо ние триггера ()-ro разр да второго регистра, второй выход каждого J -го поразр дного узла сравнени подключен к входу установки в нулевое состо ние триггера ( j+1)-го разр да первого регистра и к входу установки в еди ничное состо ние триггера ( ;} н-1) разр да второго регистра, выходы h -го поразр дного узла сравнени соединены с входами элемента ИЛИ-НЕ. 746 2. Устройство поп, 1, отлича ю щ е е с тем, что в нем каждый поразр дный узел сравнени содержит два элемента И, причем первый и второй входы первого элемента И соединены с первым и четвертым входами поразр дного узла сравнени , а выход первого элемента И подключен к первому выходу поразр дного узла сравнени , первый и второй входы второго элемента И соединены с вторым и третьим входами поразр дного узла сравнени , выход :второГо элемента И подключен к второму выходу поразр дного узла сравнени , третьи входы первого и второго элементов И соединены .лежду собой и подключены к п тому вхо-- ду поразр дного узла сравнени . Источники информации, прин тые во внимание при экспертизе 1,Авторское свидетельство СССР N9 416688, кл. G 06 F 7/04, 14.08.70. 20 registers on triggers, Parallel comparison nodes, an OR-NOT element, direct and inverse outputs of the trigger of each i digit of the first register, where 1 el, 2, are connected to the first and second inputs of the i-jth random reference node according to the appropriate1 but, direct and inverse outputs of each i-th trigger of the second register | yuchiny to third him and the fourth inputs | i-th comparison node, respectively,. the fifth inputs of all of the search nodes of the average are connected to the rhinchronization bus, and the information inputs of the registers are connected to the buses of the numbers being compared, the first output of each j of the first compare comparison node (j .1., 2, .. ,, ( 1) connected to the input of the unit in the single state of the trigger (j n-1) -th bit of the first register and to the input of the INSTALLATION to the zero state of the trigger {J +1) the second bit of the second register, the second output of each j-ro one comparison node is connected to the input of the installation in the zero state of the trigger {j + l) -ro bit of the first register and to the input One set of the trigger (j + l) -ro bit of the second register in the unit state, the outputs of the bit comparison node are connected to the inputs of the OR-.1-1E switch; Each bit comparison node contains two AND elements, the first and second inputs of the first element AND are connected to the first and fourth inputs of the bit comparison node, and the pin of the first AND element is connected to the first output of the bit comparison node, the first and second inputs of the second element And connected to the second and third inputs of the bit comparison node, the output of the second element I is connected to the second output of the bit comparison node, the third inputs of the first and second elements of And are interconnected and the connectors to the fifth input comparing orazr-stand assembly. Block device diagram is shown in the drawing. The device contains the registers 1 n 2, one of which is the comparison nodes 3, 32, ..., 3 „, each of which consists of AND 4, S elements, OR OR NOT 6, tires 7, 8 being compared, numbers, a tire. 9, output lines 10, 11, 12. The device operates as follows. After the initial setting of the compared numbers, the synchronization bus 9 sends a signal. Comparison of numbers is unitary. Suppose that the number 74 recorded in:) Register 1 is greater than the number B recorded in register 2, and that the code for the number A s: 10O, and the number B is OH. Comparing the output of the And 4 unit of the bit comparison node of the higher bit, a single signal is generated which is fed to the single and zero setting inputs of the registers 1, 2, respectively. At the same time, all the bits of the register 1 are after. The comparison nodes are set to one, and all bits of the register 2 "are set to the zero state. At the output of the AND 4 bit unit of the junior bit comparison node, a single signal is generated, indicating that A. B. At the other two outputs of the device are zero signals. If the high bit digit of the number B recorded in register 2 is one, and the high bit digit of the number A recorded in register 1 is zero, then a single signal is generated at the output of the And 5 element of the bit comparison node of the high bit. In this case, all bits of the register 2- sequentially from the outputs of the AND elements of the 5th junction comparison nodes are set to a single state, and all bits of the register 1 to zero. At the output of the AND 5 bit unit of the low-order comparison node, a single signal is generated, indicating that A B. There are zero signals on the other two outputs of the device. If the numbers A and B are equal, the output of all the IZ and 4 elements is zero signals, and the output of the OR-NOT 6 element is a single signal indicating the equality of the compared numbers A and B. On the other two outputs of the device, there are zero signals. Using the invention, the number of elements is reduced by 6-8% as compared with the prototype for P. Claim 1. Device for comparing binary numbers containing two-bit registers on trrs, n-bytes comparison nodes, OR-NOT element, characterized in that, in order to simplify the device, in it the direct and inverse outputs of the trigger of each i-th bit of the first register, where m 1,2, ..., VI, are connected to the first and second inputs of the i th bit of the comparison node, respectively, the direct and inverse outputs of each 1-th trigger of the second register are connected to the third and fourth inlets of the 1st porazd node of comparison In particular, the fifth inputs of all bitwise comparison nodes are connected to the synchronization bus, and the information inputs of the registers are connected to the buses of the compared numbers, the first output of each jth bit comparison node, where j 1, 2, ..., 1), connected to the installation input to the one state of the trigger (j + 1) -th bit of the first register and c, to the installation input to the zero state of the trigger () -ro-bit of the second register, the second output of each J-th bit Comparison node is connected to the input of the installation in the zero state of the trigger (j + 1) -th bit of the first reg Stra and setting entry in the unit state of the flip-flop (;} n-1) bits and the second register, the outputs h -th bit-wise comparison unit connected to member input NOR. 746 2. The device is pop, 1, which differs from the fact that each bitwise comparison node contains two elements AND, the first and second inputs of the first element AND are connected to the first and fourth inputs of the parallel comparison node, and the output the first element And is connected to the first output of the comparison node; They are connected to each other by themselves and are connected to the fifth entrance of the equivalent node of comparison. Sources of information taken into account in the examination 1, USSR Author's Certificate N9 416 688, cl. G 06 F 7/04, 14.08.70.
2.Авторюкое свидетельство СССР N9 565296, кл. G Об F 7/04, ОЗ.06.74 (прототип).2. The second USSR certificate N9 565296, cl. G About F 7/04, OZ.06.74 (prototype).