Изобретение относитс к области вычислительной техники и может быть использовано в аналоговьк вычислительных машинах, в устройствах автоматики и измерительной техники и в р де других уст .ройств, в которых необходимо проводить одновременно операции умножени и делени входных сигналов. Известны устройства дл одновременно го выполнени операций умножени и делени , содержащие широтно-импульсный и амплитудный модул тор ll. Эти устройства нар ду с высокой стабильностью характеристик и технологичностью имеют р д недостатков, к числу которых следует отнести требование гальванической разв зки цепей широтно-импульсного и ам плитудного модул торов и повышенное потребление мощности от источника сигнала сомножител , подключенного ко вхоцу амплитудного модул торй. Наиболее близким техническим решени ем вл етс устройство дл умножени Г2 J, содержащее источники сигналов сомножмтелей , компаратор, интегратор и фазочувствительный выпр митель, входы которого соединены с выходами интегратора и компаратора, входы которого соединены с его выходом и с выходами интегратора и источника сигнала одного из сомножителей, а выходы интегратора подключены к выходам компаратора источника сигнала второго сомножител . Это устройство позвол ет получить произведение сигнала или частное от делени при включении множительного устройства в обратную св зь операционного усилител , но не позвол ет одновременно выполн ть операции умножени и делени , что ограничивает его функциональные возиожности и область применени . Целью изобретени вл етс расширение функциональньтх возможностей за счет ошювременного выполнени операции умножени и делени . Поставленна цель достигаетс тем, что в устройство, содержащее источники 372 сигналов сомножителей, интегратор, вход которого подключен к одному из источников сгигналов сомножителей, компаратор, входы которого подключены к выходам интегратора и источника сигнала другого сомножител соответственно, фазочувствительный выпр митель , входы которого соединены с выходами интегратора и компаратора, дополнительно введены источник сигнала делител и ключи, коммутируемые входы которых подключены соответственно к положительному и отрицательному выходам источникам сигнала делител , а выходы ключей подключены ко входам интегратора и компаратора, а управл юшие входы ключей подключены к выходу компаратора. Блок-схема предлагаемого устройства приведена на чертеже. Устройство содержит двухпол рный источник сигнала делител 1, ключи 2 и 3, интегратор 4, компаратор 5, источник сигнала сомножител 6, источник сигнала сомножител 7, фазочувствительный выпр митель 8. Устройство работает следующим образом . При сигнале делител U , не равном О , и отсутствии сигналов сомножителей X и V или ревенства одного из них,например , V О, компартор находитс в одном из двух устойчивых состо ний которым открываетс один из ключей, а дру гой закрываетс . Дл определенности при мем, что ко входу ключа 2 подсоединен положительный выход источника сигнала делител 1, а ключ 3 открываетс отрицательными напр жени ми на выходе компаратора 5. Нсли выходное напр жение компаратора 5 равно - к 1 то открытое состо ние ключа 3 не приводит к изменению состо ни гкомпаратора 5. Под действием напр жени источника сигнала делител 1 равного - U, напр жение на выходе интегратора 4 линейно возрастает со скоростью V -:;; до вели чины порога срабатывани компаратора 5, равной и, при достижении которой компа ратор 5 из состо ни - Уц переходит в состо ние + и . При переключении компаратора 5 ключ 3 закрываетс и открываетс ключ 2, что приводит к ускорению переключени компаратора 5 за счет положительного напр жени источника сигна ла делител 1, подключенного ко входу ко лпаратора 5. Переключение компаратора 5 приводит к иэмене1шю знака выходного напр жени фазочувствительного вы84 р мител 8. Напр жение на выходе инегратора 4 теперь линейно падает до веичины - и, при достижении которой комаратор 5 вновь переключаетс . Среднее значение выходного напр жеи фазочувствительного выпр мител 8, оторое может бвть выделено фильтром юбой конструкции, равно нулю. При неравенстве нулю сигналов сомноителей и положительном напр жении а выходе компаратора 5 в открытом сото нии находитс ключ 2 и скорость нтегрировани определ етс из выражени V,)/t, при отрицательном напр жении на выходе компаратора 5 и открытом ключе 3 скорость интегргфовани V Х). 1 Если при положительном выходном напр жении компаратора 5 на его выход подан положительный сигнал от источника второго сомножител , то порог срабатывани компаратора 5 равен а при отрицательном напр жении на выходе компаратора 5 порог срабатывани ц-ич-к у,. Длительность положительного импульса на выходе компаратора 5 определ етс выражением t (и-и ) V, 2Ut /си к X), «S-да-I А а длительность отрицательного импульса )/v-auf/(u-KX). I1 fc.тА Период напр жени на вьиоде компаратора 5 и соответственно на выходе устройства равен 4иЧ/си-К-хЪ. - , Среднее значение выходного напр жени -устройства определ етс выражением - «- uU-KvY) сР аси-м -rt-U K V) rcU-K Y) г( )М Mvo-f гси-к.х)аоГйу 2(U К К XV/U Изменение пол рности напр жени источника сигнала делител приведет к зеркальному отображению эпюр выходных напр жений узлов устройства, следствием