SU711560A1

SU711560A1 - Arrangement for taking logarithms

Info

Publication number: SU711560A1
Application number: SU782640301A
Authority: SU
Inventors: Владимир Гивиевич Чачанидзе; Ольга Григорьевна Смородинова; Гурам Георгиевич Асатиани; Тенгиз Отарович Кублашвили; Роин Зурабович Мирианашвили
Original assignee: Ордена Ленина Институт Проблем Управления
Priority date: 1978-08-08
Filing date: 1978-08-08
Publication date: 1980-01-25

Description

Изобретение относится к вычислительной технике и предназначено для логарифмирования последовательных двоичных кодов чисел с фиксированной запятой. Изобретение может найти применение в арифметико-логических . устройствах (АЛУ) последовательного действия с логарифмическим принципом функционирования, характеризующихся высоким быстродействием — порядка одного такта АЛУ на обработку разрядов вектора параллельно поступающих нескольких пар операндов.The invention relates to computer technology and is intended for the logarithm of sequential binary codes of fixed-point numbers. The invention may find application in arithmetic-logical. devices (ALU) of sequential action with a logarithmic principle of operation, characterized by high speed - of the order of one cycle of ALU for processing bits of a vector of several parallel pairs of operands.

Известны устройства для логарифмй- 1 рования двоичных чисел, содержащие счетчик, распределитель, триггер, элементы И, ИЛИ, и НЕ [1 ] . Однако этим устройствам свойственна низкая точность вычисления, заключающаяся в 20 том, что для некоторых двоичных кодов чисел получаемое значение логарифма от истйиного отличается, начиная со второго разряда. Например, для числа 0,1001111000000000 истинное 25 значение логарифма равно 0,1001111000000000 = 1,0100110111000100, в то время как известное устройство дает значение, равное 1,0011110000000000.- '30Known devices for the logarithm of 1 binary numbers containing a counter, dispenser, trigger, AND, OR, and NOT elements [1]. However, these devices are characterized by low accuracy of calculation, which consists in the fact that for some binary codes of numbers, the obtained value of the logarithm from the true one differs, starting from the second digit. For example, for the number 0,1001111000000000, the true 25 value of the logarithm is 0.1001111000000000 = 1.0100110111000100, while the known device gives a value equal to 1.0011110000000000.- '30

Наиболее близким к изобретению по технической сущности является устройство для логарифмирования двоичных чисел_f содержащее счетчик, счетный вход которого соединен с выходом пертвого элемента ИЛИ, один из входов которого подключен к выходу первого элемента И, первый вход которого соединен с шиной тактирования, а второй¹вход через элемент НЕ подключен к входной шине, а также распределитель, выход последнего разряда которого соединен с единичным входом триггера, нулевой вход которого подключен .к шине установки, которая подсоединена к входам сброса сметчика и сдвигового регистра, выходы которого подключены к входам дешифратора, выходы ко- торого соединены с первыми входами элементов И первой и второй групп, при этом единичный выход триггера непосредственно соединен с вторыми входами элементов И первой группы, а через элемент задержки подключен к вторым входам элементов И второй группы и к одному из входов второго элемента И, другой вход которэго соединен с шиной тактирования, а выход подключен к входам блока сдвиговых регистров, выход каждого из которых соединен с третьим входом соответствующего элемента И второй группы, выходы которых через первый элемент ИЛИ подключены к одному из входов сумматора, выход которого соединен с одним из входов второго элемента ИЛИ, а другой вход сумматора через второй элемент ИЛИ подключен к выходам блоков задания коэффициентов, вход каждого из которых соединен с выходом соответствующего элемента И первой группы. Недостаток известного устрой- ¹ства заключается в том, что вычисляемые значения логарифмов для шестнадцатиразрядных двоичных· кодов чисел в ряде случаев от своих истинных значений отличаются с четвертого разряда [gj 15Closest to the invention in technical essence is a device for the logarithm of binary numbers _f containing a counter, the counting input of which is connected to the output of the first OR element, one of the inputs of which is connected to the output of the first AND element, the first input of which is connected to the clock bus, and the second ¹ input through the element is NOT connected to the input bus, as well as a distributor, the last discharge of which is connected to a single input of the trigger, the zero input of which is connected. to the installation bus, which is connected to the input odes of resetting the estimator and the shift register, the outputs of which are connected to the inputs of the decoder, the outputs of which are connected to the first inputs of the elements of the first and second groups, while the single output of the trigger is directly connected to the second inputs of the elements of the first group, and through the delay element is connected to the second inputs of the AND elements of the second group and to one of the inputs of the second AND element, the other input of which is connected to the clock bus, and the output is connected to the inputs of the shift register block, the output of each of which is connected to the third m the input of the corresponding AND element of the second group, the outputs of which through the first OR element are connected to one of the inputs of the adder, the output of which is connected to one of the inputs of the second OR element, and the other adder input through the second OR element is connected to the outputs of the coefficient setting blocks, the input of each of which is connected to the output of the corresponding element And the first group. A disadvantage of the known device ¹ is that the calculated values of the logarithms for sixteen-digit binary · codes of numbers in some cases differ from their true values from the fourth digit [gj 15

Целью изобретения является повышение точности функционирования устройства для логарифмирования двоичных чисел.The aim of the invention is to improve the accuracy of the operation of the device for the logarithm of binary numbers.

Достигается это за счет того, что 20 в устройство для логарифмирования, содержащее счетчик, первый регистр сдвига и первый триггер, первые входы которых соединены с установочным входом устройства, выходы первого регистра сдвига через дешифратор соединены с первыми входами соответствующих элементов И первой и второй групп, информационный вход устройства через элемент НЕ соединен с первым входом первого элемента И, второй ^л вход которого соединен с тактирующим входом устройства и первым входом второго элемента И, выход первого элемента И· через первый элемент ИЛИ соединен с вторым входом счетчика, первый распределитель, выход которого соединен с вторым входом первого триггера, первый выход которого соединен с вторыми входами элементов И первой группы и через первый элемент 40 задержки ς вторыми входами элементов И второй группы и вторым входом второго элемента И, выход которого соединен с входом блока регистров сдвига, выходы которого соединены с третьими входами соответствующих элементов И второй группы, выходы которых через второй элемент ИЛИ соединены с первым входом сумматора, выходы элементов И первой группы через coot-cq ветстзующие узлы задания коэффициентов группы соединены.с входами третьего элемента ИЛИ, выход которого соединен с вторым входом сумматора, выход которого через четвертый элемент _ ИЛИ Соединен с выходом устройства, введены второй распределитель, второй регистр сдвига, второй триггер, два элемента ИЛИ, пять элементов И, элемент задержки, причем, первый вход второго триггера соединен с устано- 60 вочным входом устройства, первый выход второго триггера соединен с третьим входом первого элемента И и первым' входом третьего элемента И, второй выход второго триггера соединен 65 с первым входом четвертого элемента И, информационный вход устройства соединен с вторым входом третьего элемента И и через четвертый элемент И с с первым входом второго регистра сдвига и вторым входом первого регистра сдвига, выход третьего элемента И соединен с входами первого элемента ИЛИ, первого распределителя и через второй элемент задержки - с вторым входом второго триггера, группа выходов первого распределителя через пятый элемент ИЛИ соединена с третьим входом первого регистра сдвига, выход первого распределителя через последовательно соединенные второй распределитель и шестой элемент ИЛИ соединен с третьим входом счетчика и первым входом пятого элемента и, выход счетчика через пятый элемент И соединен с входом четвертого элемента И, тактовый вход устройства соединен с первыми входами шестого и седьмого элементов И, первый и второй выходы первого триггера через шестой и седьмой элементы И соответственно соединены с вторым и третьим входами второго регистра сдвига, выход которого соединен с третьими входами элементов И первой группы.This is achieved due to the fact that 20 into a device for logarithm containing a counter, a first shift register and a first trigger, the first inputs of which are connected to the installation input of the device, the outputs of the first shift register through a decoder are connected to the first inputs of the corresponding elements And of the first and second groups, the information input of the device through the element is NOT connected to the first input of the first element And, the second ^l input of which is connected to the clocking input of the device and the first input of the second element And, the output of the first element And through the first OR element connected to the second input of the counter, the first distributor, the output of which is connected to the second input of the first trigger, the first output of which is connected to the second inputs of the AND elements of the first group and through the first delay element 40 ς the second inputs of the AND elements of the second group and the second input of the second AND element, the output of which is connected to the input of the block of shift registers, the outputs of which are connected to the third inputs of the corresponding AND elements of the second group, the outputs of which through the second OR element are connected to the first input with the adder, the outputs of the elements AND of the first group through coot-cq the vetting nodes for setting the coefficients of the group are connected. to the inputs of the third element OR, the output of which is connected to the second input of the adder, the output of which is through the fourth element _ OR Connected to the output of the device, the second distributor is entered, the second register shift, second trigger, two OR elements, five AND elements, delay element, moreover, the first input of the second trigger is connected to the installation input of the device, the first output of the second trigger is connected to the third input of the first electronic ment And and the first input of the third element And, the second output of the second trigger is connected 65 to the first input of the fourth element And, the information input of the device is connected to the second input of the third element And through the fourth element And with the first input of the second shift register and the second input of the first register shift, the output of the third AND element is connected to the inputs of the first OR element, the first distributor and through the second delay element to the second input of the second trigger, the group of outputs of the first distributor through the fifth OR element is connected with the third input of the first shift register, the output of the first distributor through the second distributor and the sixth OR element connected in series to the third input of the counter and the first input of the fifth element and, the output of the counter through the fifth element AND connected to the input of the fourth element And, the clock input of the device is connected to the first the inputs of the sixth and seventh elements And, the first and second outputs of the first trigger through the sixth and seventh elements And, respectively, are connected to the second and third inputs of the second shift register, the output is cerned connected to third inputs of AND gates of the first group.

Предлагаемое устройство для логарифмирования двоичных чисел вычисляет значения логарифмов для шестнадцатиразрядных двоичных кодов чисел с максимальной сшибкой, не превышающей двенадцатый разряд, и со статической ошибкой, не превышающей четырнадцатый разряд истинных значений логарифмов .The proposed device for the logarithm of binary numbers calculates the values of the logarithms for sixteen-digit binary codes of numbers with a maximum error not exceeding the twelfth digit, and with a static error not exceeding the fourteenth digit of the true values of the logarithms.

На чертеже приведена блок-схема устройства.The drawing shows a block diagram of a device.

Устройство содержит счетчик 1, распределитель 2 и 3, регистры 4 и 5 сдвига, при этом регистр 5 может быть реверсивным, блок 6 регистров сдвига, группу узлов 7 задания коэффициентов, сумматор 8, дешифратор 9, триггеры 10 и 11, элементы ИЛИ 12—17, группу элементов И 18, группу элементов И 19, элементы И 20—26, элементы 27 и 28 задержки, элемент НЕ 29.The device contains a counter 1, a distributor 2 and 3, shift registers 4 and 5, while register 5 can be reversible, a block 6 of shift registers, a group of nodes 7 for setting coefficients, an adder 8, a decoder 9, triggers 10 and 11, OR elements 12— 17, a group of elements And 18, a group of elements And 19, elements And 20-26, elements 27 and 28 of the delay, element NOT 29.

Функционирование устройства осуществляется следующим образом. В исходном состоянии счетчик 1, регистр 4 и триггеры 10 и 11 находятся в нулевом состоянии. На информационный вход поступает двоичный код числа старшими разрядами вперед. Разрядные нулевые уровни, проходя через элементы НЕ 29, И 20 и ИЛИ 12 подсчитываются в счетчике 1, так как триггер 11 находится в нулевом состоянии. Первый разрядный единичный уровень, поступая через элементы И 22 и ИЛИ 12, также подсчитывается в счетчике 1 и запускает распределитель 2, в результате этого в счетчике 1 окажется записанной характеристика искомого логарифма. Указанный разрядный единич ный уровень на следующем такте через элемент 28 устанавливает триггер 11 в единичное состояние, вследствие чего блокируются элементы И 20, 22 и разблокируется элемент И 23. На последующих. четырех тактах на выходе g элемента ИЛИ 16 образуется единичный уровень, который через элемент И 23 разрешает запись логических уровней последующих четырех разрядов двоичного кода. Вследствие этого на одном , θ из выходов дешифратора 9 образуется единичный уровень, который поступает на один из элементов И 18 и на один из элементов И 19. При этом логические уровни указанных и последующих разрядов двоичного кода через *5 элемент И 23 записываются в регистр 5, так как триггер 10 находится в нулевом состоянии, и тактовые импульсы через элемент И 26 поступают на шину прямого хода регистра 5. В результате 20 в регистре 5 формируется шестнадцатиразрядный код, старшие разряды которого совпадают с теми разрядами исходного кода, которые являются последующими после первого старшего разряда. 25 В младших разрядах сформированного в регистре 5 кода записываются нулевые уровни. На последующем такте после сформирования указанного кода с выхода последнего разряда распредели- 30 теля 2 единичный уровень запускает распределитель 3 и переводит триггер 10 в единичное состояние. Вследствие этого тактирующие импульсы через элемент И 25 подаются к шине обратного jg хода регистра 5, в связи.с чем начинается реверс указанного регистра, и сформированный в нем код поступает на элементы И 18 первой группы младшими разрядами вперед. Одновременно , единичный уровень триггера 10 разблокирует элементы И 18 и в результате код из регистра 5 через выбранный элемент И 18* поступает на вход соответствующего узла 7. Единичный уровень с триггера 10 через элемент 27, 45 время задержки которого равняется времени формирования коэффициентов узлами 7, подается на элемент И 21, разрешая проход тактовых импульсов в регистры блока 6. Через выбранный 50 элемент И 19 и элемент ИЛИ 13 информация с соответствующего регистра блока 6 подается в сумматор 8, куда через элемент ИЛИ 14 подается информация с выбранного узла 7. На выхо- gg де сумматора 8 образуется мантисса логарифма числа по следующей системе уравнений:The operation of the device is as follows. In the initial state, counter 1, register 4, and triggers 10 and 11 are in the zero state. The binary code of the number of leading bits is sent to the information input. Bit zero levels, passing through the elements NOT 29, AND 20 and OR 12 are counted in the counter 1, since the trigger 11 is in the zero state. The first bit unit level, coming through the elements AND 22 and OR 12, is also counted in counter 1 and starts the distributor 2, as a result of this, the characteristic of the desired logarithm will be recorded in counter 1. The indicated bit unit level at the next cycle through element 28 sets the trigger 11 to a single state, as a result of which the elements And 20, 22 are blocked and the element And 23. is unlocked. four clocks at the output g of the OR element 16, a single level is formed, which through the AND 23 element allows the recording of logical levels of the next four bits of the binary code. As a result of this, at one, θ, from the outputs of the decoder 9, a unit level is formed, which is fed to one of the elements And 18 and to one of the elements And 19. Moreover, the logical levels of the indicated and subsequent bits of the binary code through * 5 the element And 23 are recorded in register 5 , since trigger 10 is in the zero state, and clock pulses through the And 26 element go to the forward bus of register 5. As a result of 20, a 16-bit code is generated in register 5, the high-order bits of which coincide with those bits of the source code that I appear subsequent after the first senior level. 25 In the lower digits of the code generated in register 5, zero levels are recorded. At the next step after the formation of the specified code from the output of the last bit of the distributor 30, the unit level starts the distributor 3 and puts the trigger 10 in the single state. As a result, the clock pulses through the element And 25 are fed to the reverse bus jg of the register 5, in connection with which the reverse of the indicated register begins, and the code generated in it is transmitted to the elements And 18 of the first group with the least significant bits ahead. At the same time, the unit level of the trigger 10 unlocks the elements And 18 and as a result, the code from the register 5 through the selected element And 18 * is fed to the input of the corresponding node 7. The single level from the trigger 10 through the element 27, 45 whose delay time is equal to the time of formation of the coefficients by nodes 7, is fed to the And 21 element, allowing the passage of clock pulses to the registers of block 6. Through the selected 50 And 19 element and the OR 13 element, information from the corresponding register of the 6 block is fed to the adder 8, where information from the annogo at the output node 7. gg de adder 8 is formed by the mantissa of the logarithm of the following system of equations:

у. = 1,01100110010х У = 1,01010001101х yi = ι,οοιιιιιιοιίχ У^ = 1,00101111000х У₅ = 1 ,ΟΟΙΟΟΟΟΟΟΙΟχ У_ь = 1,00010010111х У·, = 1 ,ΟΟΟΟΟΙΙΟΙΟΙχ + 0,00000000001 + 0,000000010111 60 + 0,000000111011 + 0,000001101100 + 0,000010100111 + 0,000011101001 + 0,000100110011 65at. = 1.01100110010x Y = 1.01010001101x yi = ι, οοιιιιιιοιίχ Y ^ = 1.00101111000x Y ₅ = 1, ΟΟΙΟΟΟΟΟΟΙΟχ Y _b = 1.00010010111x Y, = 1, ΟΟΟΟΟΙΙΟΙΟΙχ + 0.00000000001 + 0.000000010111 60 + 0 , 000000111011 + 0.000001101100 + 0.000010100111 + 0.000011101001 + 0.000100110011 65

Уд =х + 0,00000100100х + 0,000100111001 У₉ =х + 0,00001110110x4-0,000011100111 У<_о =х 4- 0,00011000010x4-0,000010100100 У_и =х + .0,00100001ООО.Х;4-О, 000001110000 У₁₂ =х +|0,00101001001х,'+0,000001000111 У<_э = х + о,00110000101х'+0,000000101001 У_<+ =х +0,00110111110x1+0,000000010100 У^ =х + о,00111110010х>+.0,000000000111 У₁₆ =х +0,01000100011x4+0,000000000000Ud = x + 0.00000100100x + 0.000100111001 U ₉ = x + 0.00001110110x4-0.000011100111 U < _o = x 4- 0.00011000010x4-0.000010100100 U _and = x + .0.00100001OOО.Х; 4; -O, 000001110000 Y ₁₂ = x + | 0.00101001001x, '+ 0.000001000111 Y < _e = x + o, 00110000101x' + 0.000000101001 Y _<+ = x + 0.00110111110x1 + 0.000000010100 Y ^ = x + o, 00111110010x> +. 0.000000000111 U ₁₆ = x + 0.01000100011x4 + 0.000000000000

Первые члены уравнений у₄ -у₇ и первые два члена уравнений y_g -у₉ формируются на выходах узлов 7, а вторые члены^уравнений -у и третьи члены уравнений записаны в.регистрах блока 6. При этом каждому узлу 7 соответствует один из регистров блокаThe first terms in equations ₄ y ₇ and the first two terms of equations y _g y ₉ are formed on the output node 7 and the second terms of equations y ^ and third terms of the equations are written v.registrah unit 6. In this case each node corresponds to one of 7 block registers

6. С двадцать седьмого по сорок второй такты с выхода устройства снимается мантисса логарифма числа младшими разрядами вперед. С сорок четвертого по сорок седьмой’такты на выходе элемента ИЛИ 17 образуются единичные уровни, которые выдают характеристику искомого логарифма из счетчика 1 через элемент И 24 и элемент ИЛИ 15 и считываются на выход устройства младшими разрядами вперед.6. From the twenty-seventh to forty-second measure, the mantissa of the logarithm of the number of the least significant digits is removed from the output of the device. From the forty-fourth to forty-seventh steps, the output of the OR 17 element is formed by single levels that give the characteristic of the desired logarithm from the counter 1 through the And 24 element and the OR element 15 and are read to the output of the device by the least significant bits ahead.

В изобретении достигается повышение точности вычисления по сравнению с прототипом на четыре порядка, так как в известном устройстве вычисляемые значения логарифмов для шестнадцатиразрядных двоичных кодов чисел в ряде случаев от своих истинных значений отличаются с четвертого разряда, а в предложенном - с четырнадцатого.The invention achieves an increase in the calculation accuracy in comparison with the prototype by four orders of magnitude, since in the known device the calculated values of the logarithms for sixteen-digit binary codes of numbers in some cases differ from their true values from the fourth digit, and in the proposed one from the fourteenth.

По предлагаемому изобретению разработан технический проект, утвержденный Минприбором СССР. Согласно плану Минприбора СССР предложенное устройство для логарифмирования двоичных чисел впервые будет внедрено на предприятии НПО ''ЭЛБА'* в 19781979 гг. в составе микро-ЭВМ и перестраиваемой управляющей логической машины. Экономический эффект, который может быть получен народным хозяйством в результате использования изобретения при серийном производстве указанных ЭВМ в год в количестве 100 штук каждая, составит около 65 тыс.руб. в год.According to the invention, a technical project approved by the USSR Ministry of Instrumentation has been developed. According to the plan of the USSR Ministry of Instrumentation, the proposed device for logarithming binary numbers will be introduced for the first time at the NPO ELBA * enterprise in 19781979. as part of a microcomputer and a tunable control logic machine. The economic effect that can be obtained by the national economy as a result of using the invention in the serial production of these computers per year in the amount of 100 pieces each will be about 65 thousand rubles. in year.

Claims

(54) A device for logarithmization is connected to the third input of the corresponding element AND of the second group, the outputs of which through the first element OR are connected to one of the inputs of the adder, the output of which is connected to one of the inputs of the second element OR, and the other input of the adder through the second element OR connected to the outputs of the blocks specifying the coefficients, the input of each of which is connected to the output of the corresponding element AND of the first group. A disadvantage of the known device is that the calculated values of logarithms up to sixteen bit binary-number codes in some cases differ from their true values from the fourth bit g. The aim of the invention is to improve the accuracy of the device for logarithmic binary numbers. This is achieved due to the fact that the device for logarithmization, which contains the counter, the first shift register and the first trigger, the first inputs of which are connected to the installation input of the device, the outputs of the first shift register through the decoder are connected to the first inputs of the corresponding elements of the first and second groups, the information the device input through the element is NOT connected to the first input of the first element I, the second input of which is connected to the clock input of the device and the first input of the second element I, the output of the first element Ich the first element OR is connected to the second input of the counter, the first valve, the output of which is connected to the second input of the first trigger, the first output of which is connected to the second inputs of the AND elements of the first group and through the first delay element g by the second inputs of the AND elements of the second group and the second input the second element And, the output of which is connected to the input cm of the block of shift registers, the outputs of which are connected to the third inputs of the corresponding elements AND of the second group, whose outputs through the second element OR are connected to the first input the adder, the outputs of the elements AND of the first group through the corresponding nodes of setting the coefficients of the group are connected with the inputs of the third OR element, whose output is in the middle with the second input of the adder, the output of which through the fourth OR element is connected to the device output, the second distributor, the second shift register, the second trigger, two elements OR, five elements AND, a delay element, moreover, the first input of the second trigger is connected to the installation input of the device, the first output of the second trigger is connected to the third input of the first el In the input of the third element And, the second output of the second trigger is connected to the first input of the fourth element And, the information input of the device is connected to the second input of the third element And and through the fourth element And to the first input of the second shift register and the second input of the first shift register , the output of the third element AND is connected to the inputs of the first OR element, the first distributor and through the second delay element to the second input of the second trigger, the group of outputs of the first distributor via the fifth element OR connection and with the third input of the first shift register, the output of the first valve through the second valve and the sixth element OR connected in series to the third input of the counter and the first input of the fifth element and the output of the counter through the fifth element And connected to the input of the fourth element I, clock input the device is connected to the first inputs of the sixth and seventh elements And, the first and second outputs of the first trigger through the sixth and seventh elements And respectively connected with the second and third inputs of the second shift register, output one of which is connected to the third inputs of elements AND of the first group. The proposed device for logarithmic binary numbers calculates the values of logarithms for sixteen-bit binary codes of numbers with a maximum gadget not exceeding the twelfth bit and with a static error not exceeding the fourteenth bit of the true logarithm values. The figure shows the block diagram of the device. The device contains a counter 1, a valve 2 and 3, shift registers 4 and 5, while register 5 can be reversible, block 6 of shift registers, group of nodes 7 setting coefficients, adder 8, decoder 9, triggers 10 and 11, elements OR 12 -17, a group of elements And 18, a group of elements And 19, elements And 20-26, elements 27 and 28 of the delay, element NOT 29. The operation of the device is carried out as follows. In the initial state, the counter 1, the register 4, and the triggers 10 and 11 are in the zero state. The information input receives the binary code of the number of high bits ahead. The bit zero levels, the passage through the elements NOT 29, AND 20 and OR 12 are counted in counter 1, since the trigger 11 is in the zero state. The first bit unit level, entering through elements VI 22 and OR 12, is also counted in counter 1 and starts distributor 2, as a result of which counter 1 will have the written characteristic of the desired logarithm. The specified bit unit level in the next cycle through element 28 sets trigger 11 to one state, as a result of which AND elements 20, 22 are blocked and AND 23 element is unlocked. On subsequent four clock cycles at the output of OR element 16, a single level is formed, which element 23 allows the writing of logical levels of the next four bits of a binary code. As a result, at one of the outputs of the decoder 9, a unit level is formed, which goes to one of the elements AND 18 and one of the elements AND 19. At the same time, the logical levels of the indicated and subsequent bits of the binary code through the element 23 are written to the register 5, since the trigger is in the zero state, and the clock pulses through the AND 26 element are sent to the forward path of the register 5. As a result, in register 5, sixteen bits of the code are generated, the upper bits of which are identical to those of the source code which are followed after the first significant bit. In the lower bits of the code generated in register 5, zero levels are recorded. At the subsequent cycle after the formation of the specified code from the output of the last bit of the distributor 2, the unit level starts the distributor 3 and converts the trigger 10 to the unit state. As a result, the clock pulses through the AND 25 element are fed to the backtrack bus of the register 5, in connection with which the reverse of the indicated register begins, and the code formed in it goes to the AND 18 elements of the first group in the least significant bits ahead. At the same time, the unit level of the trigger 10 unlocks the AND elements 18 and, as a result, the code from the register 5 through the selected element I 18 enters the input of the corresponding node 7. The unit level from the trigger 10 through the element 27, the delay time of which is equal to the time of formation of the coefficients by the nodes 7, is fed to the element AND 21, allowing the passage of clock pulses to the registers of block 6. Through the selected element AND 19 and the element OR 13, information from the corresponding register of block 6 is fed to the adder 8, where through the element OR 14 the information is sent from knot 7. At the output of the adder 8 a mantissa of the logarithm of the number is formed according to the following system of equations: 1.01100110010x + 0.00000000001 1.01010001101x + 0.000000010111 1.00111111011x + 0.000000111011 1.00101111000x + 0.000001101100 Wy 1, 00100000010x + 0.000010100111 U 1,00010010111x + 0.000011101001 U l.OOOOOllOlOlx + 0.0001001100L1 Ud x + 0.00000100100x + 0 000100111001 Wo x + 0.00001110110x + 0 000011100111 U (o x + 0.00011000010x- | - 0 000010100100 U x +, 0.00100001000, X; +0 000001110000 5 + 0.00101001001x1 + 0 000001000111 x + 0.00il0000l0lx + 0 000000101001. x + 0.00110111110x | +0 000000010100 x + 0.00111110010x -.0 000000000111 x + 0.01000100011x | fO 000000000000 The first terms of the equations y – y and the first two terms of the equations y – y „are formed at the outputs of nodes 7, and the second the terms of the equations are the third and third terms of the equations, recorded in the registers of block 6. At that, each node 7 corresponds to one of the registers of block 6. From the twenty-seventh to forty-second clock cycle, the output of the device removes the logarithm of the number with the least significant bits from the mantissa. From the forty-fourth to the forty-seventh bars at the output of the element OR 17, unit levels are formed, which give the characteristic of the desired logarians (| ma from counter 1 through the element AND 24 to the element OR 15 and are read into the output of the device by lower-order bits. The invention improves the accuracy four orders of magnitude compared to the prototype, since in a known device, the computed values of logarithms for sixteen-bit binary codes of numbers in some cases differ from their true values by the fourth bit According to the plan of the USSR Minpribor, the proposed device for logarists (for the first time, binary numbers will be implemented at the enterprise ELVA in 1978-1979 as part of the micro-computer and tunable control logic logic. The economic effect that can be obtained by the national economy as a result of using the invention in the series production of specified computers per year in an amount of 100 pieces each t about 5 thousand rubles. in year. The invention The logarithm device, the counter, the first motor register and the first trigger, the first inputs of which are connected to the device setup input, the outputs of the first shift register through the decoder are connected to the first inputs of the corresponding elements of the first and second groups, the information input of the device is NOT connected through the element with the first input of the first element And, the second input of which is connected to the clock input of the device and the first input of the second element And, the output of the first element And through the first ele ment OR is connected to the second input of the counter, the first valve, the output of which is connected to the second input of the first trigger, the first output of which is connected to the second inputs of the AND elements of the first group and through the first. the delay element with the second input elements And the second group and the second input of the second element And, the output of which is connected to the input of the block shift registers, the outputs of which are connected to the third inputs of the corresponding elements And the second group ,. outputs that are connected via the second OR element to the first input of the adder; outputs of the AND group of the first group are connected to the inputs of the third OR element, the output of which is connected to the second input of the adder, whose output is through the fourth OR element to the output devices ,. This is due to the fact that, in order to increase accuracy, it introduced the second distributor, the second shift register, the second trigger, two OR elements, five AND elements, the delay element, and the first input of the second trigger connected to the installation input of the device, the first output of the second tregger1 is connected to the third input of the first element And the first input of the third element And the second, the output of the second trigger is connected to the first input of the fourth element And, the information input of the device is connected to the second input of the third element And and through the fourth element And with the first input of the second register sd1ziga and the second input of the first shift register, the output of the third element And connected to the inputs of the first IDN element, the first distributor And through the second delay element - the second input of the second trigger, the group of outputs of the first distributor through the fifth element OR connected to the third input of the first shift register, the output of the first valve through the second valve and the sixth valve connected in isolation; the NPI element is connected to the third input of the counter and the first input n n And, the counter output. Through the fifth element And is connected to the input of the fourth element And, the clock input of the device is connected to the first inputs of the sixth and seventh elements And, the first and second outputs of the first trigger through the sixth and seventh elements And respectively connected to the second and third the inputs of the second shift register, the output of which is connected to the third inputs of the elements And the first group. Sources of information taken into account in the examination 1, USSR Author's Certificate No. 446054, cl. G 06 F 5/02, 1973. 2, USSR Copyright Certificate No. 523408, cl. G 06 F 5/02, 1974 (prototype) ..