SU691878A1

SU691878A1 - Digital integrator

Info

Publication number: SU691878A1
Application number: SU782605174A
Authority: SU
Inventors: Сергей Александрович Шебеко; Алексей Федорович Холомьев; Леонид Абрамович Колосков
Original assignee: Предприятие П/Я А-3185
Priority date: 1978-04-13
Filing date: 1978-04-13
Publication date: 1979-10-15

Description

. (54) ЦИФРОВОЕ MHtErPHDpyЮЩВЁ УСТГРОЙСТВО. (54) DIGITAL MHtErPHDpySHARE DEVICE

. , J . изобретение относитс к вычислительной технике и может быть использовано в цифровых сглаживаюших и преобразукь щих системах. Известны интегрйруюшие устройства 1, содержащие интегрйруюшие и суммирующие усилители, ключ% цифроаналоговый преобразователь и двоичный счет чик, в которых интегрирующие уси1лители работают поочередно, что позвол ет получить достаточно широкий Динамическ1® диапазон интегрировани . Недостаток такого устройства состоит в том, что при заданной разр дностгй цифроаналогово го преобразовател точность интегрировани и динамический диапазон определ ютс ценой младшего разр да и не могут мен тьс в процессе интегрировани , что сужает область его применени . Наиболее близким техническим реш& .нием к данному изобретению вл етс устройство 2 , содержащее датчик управ л ющего кода, цифровой интегратор, выходы которого сбед:инены с первыми входами блока сравнени кодов, вторые ды блока сравнений кодбв подключены к шине кода опорного уровн , а выход соединён с tiepfebiMTi входами элементов И, быходы KOto|)bix Ьодключень ко входам: накопител , входы цифрового интегратора соединены с вь1ходами элементов ИЛИ группы, Недостатком устройства вл етс невойМйжность управлени динами- . ческим диапазоном в процессе интегрировани , чтд ухудшает точность интегрировани при заданной разр дности счетчика или интегратора. Целью изобретени вл етс расширение динамического диапазона и повышение точности работы устройства при заданной разр дности. Поставленна цель достигаетс за счет Tof-o, что в предлагаемое цифровое интегрирующее устройство введены вычитающий блок, две группы коммутаторов, допоптштельна группа элементов ИЛИ и инверторы , причем перва группа вычитающего блока соединена с датчиком управл ющего кода, втора группа вьпштающего блока подключена к выходам накопител , а выходы вычитающего блока соэ динены с управл ющими входами коммутаторов первой группы и через инверторы - с управл ющими входами коммутаторов второй группы, информационные входы коммутаторов второй группы подключечены к информационным шинам устройства ,вьгходы соединены со входами элементов ИЛИ группы, информационные аходы ком} атЬров первой группы соединены с выходами интегратора, авыходы коммутаторов первой группы, через элементы ИЛИ дополнительной группы подключены ко вторым входам элементов И,. J. The invention relates to computing and can be used in digital smoothing and transforming systems. Integrating devices 1 are known, which contain integrating and summing amplifiers, a% digital-to-analogue converter and a binary counter, in which integrating amplifiers work alternately, which allows to obtain a rather wide Dynamic1® range of integration. The disadvantage of such a device is that for a given digital-to-analog converter, the integration accuracy and dynamic range are determined by the price of the lower order and cannot be changed during the integration process, which limits its scope. The closest technical solution & The invention is a device 2 comprising a control code sensor, a digital integrator whose outputs are faulty: the inputs with the first inputs of the code comparison unit, the second ports of the coding block comparison module are connected to the reference level code bus, and the output is connected to the tiepfebiMTi inputs elements AND, KOto bytes |) bix B are connected to the inputs of the accumulator, the inputs of the digital integrator are connected to the upper inputs of the elements of the OR group. The disadvantage of the device is the lack of dynamic control. in the integration process, which degrades the integration accuracy for a given counter or integrator width. The aim of the invention is to expand the dynamic range and improve the accuracy of the device at a given size. The goal is achieved due to Tof-o, that a subtractive unit, two switch groups, an optional OR group of elements and inverters are introduced into the proposed digital integrator, the first group of the subtraction unit is connected to the control code sensor, the second group of the expander unit is connected to the drive outputs , and the outputs of the subtractive unit are connected to the control inputs of the switches of the first group and, through inverters, from the control inputs of the switches of the second group, the information inputs of the switches in Ora group podklyuchecheny data lines to the device, connected to the inputs vghody element or group information ahody com} atrov first group are connected to the outputs of integrator avyhody switches of the first group, of the elements or more groups are connected to second inputs of AND gates,

На чертеже показана cxeKia предлагаемого устройства. . . .The drawing shows cxeKia of the proposed device. . . .

Устройство содержит цифровой интёгра тор 1, группу элементов ИЛИ 2, блок сравнени колов 3, накопитель 4, элёменты И 5, датчик управл юшегр кода б, вьпитающий блок 7, первую группу коммутаторов 8, входную информационную шину 9, инверторы 10, STOipylo rpynity коммутаторов 11, дополнительную группу элементов, ИЛИ, 12,/ -; . ;;The device contains a digital integrator 1, a group of elements OR 2, a comparison block of cokes 3, a storage device 4, elements 5, a sensor controlling a control code b, an impinging unit 7, the first group of switches 8, an input information bus 9, inverters 10, STOipylo rpynity switches 11, an additional group of elements, OR, 12, / -; . ;;

Устройство работает следующим обрaiЗОМ . ; ,;., . , , ; , , . The device works as follows. ; .;.,. ,, ,,

Входнойсигнйл,,noctyrtaetна ЖхЬд Цифрового интегратора 1 через последовательно включённые группу коммутаторов 8 и группу элементов ИЛИ 2. При этом, в зависимости от настройки коммутато-, ров 8, каждый из п входнЁ1к раэтрйШа информацио,нной шины 9 может бьггь подключен к любому аходу цифрового HHtfei ратора 1. Благодар параллельному включению управл ющих входов всех коммутаторов 8, вс разр ды информационной шины 9 смещаютс одинаково при прохождении коммутаторов, что обеспечивает сдвиг разр дов при поступлении на входы цифрового интегратора 1. Такой сдвиг фактически означает управление масштабом интегрировани . Выходной сигнал с выходов интегратора 1 также сдвигаетс аналогичной цепочкой коммутаторов 11 и элементов ИЛИ 12 и поступает на входы накопител 4 через элементы И 5, которые открываютс в случае срабатывани блока сравнени кодов 3. Этот блок настраиваетс кодом опорного уровн на сигнал интегратора 1, близкий к ,его верхней границе.The input signal ,, noctyrtaet on GHBD Digital integrator 1 through a series of switches 8 and a group of elements OR 2. In this case, depending on the settings of switches 8, each of the input information of bus 9 can be connected to any digital HHtfei Ratio 1. Due to the parallel connection of the control inputs of all the switches 8, all bits of the information bus 9 are shifted in the same way as the switches pass, which ensures the shift of bits when entering the inputs of the digital integrator 1. This shift actually means managing the scale of integration. The output signal from the outputs of the integrator 1 is also shifted by a similar chain of switches 11 and elements OR 12 and is fed to the inputs of accumulator 4 through elements AND 5, which open in the event that the code comparison unit 3 is triggered. This block is adjusted by the reference level code to the signal of integrator 1 close to its upper boundary.

Каждый раз при достижении сигналом интегратора 1 опорного уровн в накопитель 4 засылаетс результат интегрировани , равный опорному уровню. Таким образом, при засылке результата интегрировани в накопитель 4 целесообразно использовать только те выходные разр ды интегратора 1, к которым в данном случае чувствителен блок сравнени кодо 3, т. е. разр ды, определ ющие опорный уровень. Сброс интегратора осуществл етс при этом автоматически по разр дам опорного уровн . Перед засылкой в накопитель 4 производ т целенаправленное смещение (масштабирование) результатов интегрировани . При этом смещеftne разр дов происходит в направлении, обратйом направлению смешени (сдвига ) входных разр дов информационной шины 9, что обусловлено параллельным подкл к}ч,$(1ием управл ющих входов коммуtlTOpofe 11 и наличием инверторов 10, Управление сдвйгой разр дов осуществл етс вычитающим блоком 7, производ щим йнализ накопленного результата. При приблилейии накопленного сигнала к зад1энной Ёелйчйке, определ емой дат-, 1иК0й управл ющего кода 6, разность вькоде вычитающего блока уменьшает ,° .;;,-.; :, /: . , ....Each time the integrator 1 reaches the reference level, the integration result equal to the reference level is sent to accumulator 4. Thus, when sending the integration result to drive 4, it is advisable to use only those output bits of integrator 1, to which, in this case, the Kodo 3 comparison unit is sensitive, i.e., bits that determine the reference level. The integrator is reset automatically at the level of the reference level. Before sending to drive 4, the integration results are purposefully shifted (scaled). At this offset, the bits of the bits occur in the direction opposite to the direction of mixing (shifting) of the input bits of the information bus 9, which is caused by the parallel connection to the} h, $ (1 of the control inputs of the switch TO 11 of 11 and the presence of inverters 10, the control of the shift bits is carried out by block 7, which produces the analysis of the accumulated result. When the accumulated signal is approached to the target EEL, determined by the date, 1 and C0 of the control code 6, the difference in the code of the subtracting unit decreases, °. ;;, -.:, /:., .. ..

,ЭтопривЬДйт к ,так6й настройке коммутаторов 8, что сдвиг уменьшаетс (в nipeflertbHOM случае До О), а сдвиг, выходных сигналов интегратора 1 за счет коммутаторов 12 увеличиваетс (в предельном случае до максимума, обеспечивай направление старшего разр да интегратора 1 в шашаий разр д накопител 4), Таким образом, при приближении к заданной границе чувствительность инTeirpaTopa 1 повышаетс , т, е, у(гтройство работает о максимальной точностью, тогда как в начале работы за счет сдвига (масштабировани ) входного сигнала устройство работает с невысокой точностью , но с более высоким быстродействием за счет редкого использовани операций пересылки в накопитель. Такой режим работы наиболее эффективен дл болшинства случаев применени устройств такого типа. Сдвиг выходных разр дов интегратора 1 необходим дл выравнивани масштабов при засылке результата в накопитель 4, This is the same as the 6th setting of the switches 8 that the shift decreases (in the nipeflertbHOM case To O), and the shift of the output signals of the integrator 1 due to the switches 12 increases (in the limiting case to the maximum, provide the direction of the highest bit of the integrator 1 to accumulator 4). Thus, when approaching a given boundary, the sensitivity of IntirpaTopa 1 increases, t, e, y (the device works on maximum accuracy, while at the beginning of work due to the shift (scaling) of the input signal, the device works with a low efficiency, but with higher speed due to the rare use of transfer operations to the drive. This mode of operation is most effective for most applications of this type of device. The shift of the output bits of the integrator 1 is necessary to equalize the scales when sending the result to the drive 4,

Эффективность предложенного устройства проверена дл случа его использовани в цифровых рекурсивных фильтра.х, состо щих из последовательно включен1ЫХ цифровых интеграторов.The effectiveness of the proposed device has been tested for use in digital recursive filters. X consisting of sequentially included digital integrators.