Claims (2)
Дл этого устройство содержит четыре блока умножени на коэффициенты, причем второй выход первого регистра сдвига соединен со входом первого блока умножени на коэффициенты , первый, второй, третий и четвертый выходы которого соединены соответственно с третьими входами второго третьего, четвертого и п того сумматоров-вычитателей, второй выход второго регистра сдвига соединен со входом соответствующего блока умножени на коэффициенты, первый, второй и третий выходы которого подключены к четвертым входам соответственно третьего, четвертого и п того сумматоров-вычитателей, второй выход |Третьего регистра сдвига соединен со входом третьего блока умножени на коэффициенты, первый и второй выходы которого соединены с п тыми входами четвертого и п того сумматоров вычитателей соответственно, второй выход четвертого регистра сдвига подключен через четвертый блок умножени на коэффициенты к шестому входу п того сумматоравычитател , второй, третий, четвертый и п тый выходы блока формировани констант соединены соответственно с четвертым входом второго , с п тым входом третьего, с шесть1м входом четвертого и с седьмым входом п того сумматоров-вычитателей, вторые входы бло ков умножени соединены с выходами блока управлени . На чертеже представлено устройство дл вычислени корн п той степени, блок-схема. Устройство содержит сумматоры-вычитатели 1-5, регистры 6-10 сдвига, блоки 11-14 . 3%1Ножени на коэффициенты, блок 15 формировани констант, блок 16 сравнени и блок 17 управлени . Входом устройства вл ютс входы разр дов Сдвигающего регистра 10. Выходом устройства вл ютс : дл функции корн п той степени из аргумента X - выходы разр дов сдвигающего регистра б, дл функщги корн п той степени из квадрата аргумента - выходы разрвдов сдвигающего регистра 7, дл функции корн п той степени из куба аргумента - выходы разр дов сдвигающего регистра 8, дл функции корн п той степени из четвертой сте пени аргумента - выходы разр дов сдвигающе го регистра 9. В основу вычислени функций положен принцип одновременного рещени в итерацион ном процессе системы разностно .итерационных рекурейтных соотношений: - - ..--. л г V. Z. ,Zj-9-jC9v5-2-- Cjio-2- 2). b.iO-2 Y;-5-r -, : J f . Qp5} nZi r l-i j-o,l,,.n; V,).-vj-г-г г- J . b;,bj c j Cj-3a4a -)v.. .(.-2-JWj-4-i- J) -(-Cj62 - u VF-. Особенностью данного алгоритма вл етс то, что все соотношени обладают групповыми свойствами, т.е. завис т друг от друга. Вычисление указанных функций в предложенном устройстве осуществл етс следующим образом. Первоначально в п тый регистр 10 заноситс значение заданного аргумента X, а регистрьг 6-9 устанавливаютс в нулевые состо ни . В .любой j-й итерации с выходов блока 17 управлени выдаетс сери тактовых импульсов , при помощи которых в блоках 11-14 умножени на посто нные коэффициенты вырабатываютс соответствующие значени . Последние совместно с содержанием сдвигающих регистров 6-10 и константами из блока 15 продвигаютс на входы сумматороввьйИтателей 1-5. Результаты алгебраического суммировани в сумматорах-вычитатёл х 1-5 с их -выходов записываютс младшими разр дами вперед в освобождающиес при сдвиге старшие разр ды сдвигающих регистров 6-10 и продвигаютс к их началу. После выполнени п тактов, где п - число разр дов аргумента , в сдвигающих регистрах 6-10 содержатс результаты j итерации. По знаку содержани п того сдвигающего регистра 10 блок 16 сравнени выдает со своего первого выхода сигнал, определ ющий сложение (при положительном знаке) в,сумматорах-вычитатёл х 1-5 на следующей итерации. Со второго выхода сдвигающего регистра 6 выдаетс значение vj в блок .11, с выходов которого вьщаютс значени у;2-2 , у.-.3-2 yj4--2 и yj-52 на соответствующие входы сумматоров-вычитателей 2-5. Со второго выхода сдвигающего регистра 7 на вхрд блока 12 выдаетс ,значени .,. С выходов блока .12 вьодаютс .знйенйй. Cj32, с-,6-2 и С:10 на соответствующие входь сумматоров-вычитателей 3-5. Со второго выхода сдвигающего регистра 8 на вход блока 13 вьгдаетс значение bs- С вь.гходов блока .13 выдаютс значени bj4-2 H bj-102 на соответствующие входы сумматоров-вычитателей 4 и 5. Со второго выхода сдвигающего регистра 9 на вход блока 14 выдаетс значение а;, из которого формируетс значение а-,,.,2 и подаетс на шестой вход сумматора-вычитатеп 5. С выходов блока 15 на (умматор-вы56 читатель 1 выдаетс константа 2-. , на сумма тор-вычитатель 2 - константа 2 /, на сумматор-вьгЙ1татель 3 - константа 2, на сумматор-вычиуатель 4 - константа 2 и на сумматор-вычитатель 5 - константа 2 На следующей итерации вычислени произв д тс . аналогичнь1М образом. В конце каждой итерации со второго выхода сдвигающего регистра 10 на блок 16 сравнени подаетс очередное значение резуль тата Zj, которое сравниваетс с нулем. Когда ZJ равно нулю (в пределах длин разр дной сетки), блок 16 сравне1ш выда;ет сигнал останова, в блок 17 управлени , который прекращает выдавать тактовые импульсы на следующей итерации, так как процесс вычислени окончен. Кажда итераци выполн етс за (n+m+ ) тактов, где m J log2n - число дополнительных защитных разр дов дл компенсации погрешности усечени чисел при .сдвиге. Дл сдвига и умножени промежуточных результатов необходимо от 1 до 5 тактов . Максимальное количество итераций равно (п+1). Максимальное врем вычислени одновременно четырех указанных функций благодар асинхронному режиму вычислени в тактах равно Ттах (п+1) (ntm+5) n(n+10)+9 Параллельно-последовательна структура предложенного устройства обладает простотой схемных рещений из стандартных щфровых элементов и может быть изготовлена в ввде одной БИС. Устройство совмещает требовани максимал ной надежности, быстродействи , технологичности . Предложенное устройство обладает минимальными аппаратурными затратами дл работы в реальном масштабе «ременИ. Информа ци вводитс и выводитс в одфровой-форме что позвол ет легко сопр гать предложенное устройство с другими вьиислительными средствами . Предложенное устройство может быть использовано в качестве специализированного вычислительного блока в управл ющих или вычислительных, системах, в настольных вычислител х и т.п. Формула изобретени Устройство дл вычислени корн п той степени, содержатдее первый, второй, третий, четвертый и п тый регистры сдвига, первые входы и первые выходы которых соединены с выходами и первыми входами соответствующих сумматоров-вычитателей, второй выход п того регистра сдвига соединен со входом блока сравнени , один вьгход которого подключен ко вторым входам сумматоров-вычитателей , а другой - к входу блока управлени , выходы которого соединены со сдвигающими входами регистров сдвига и входом блока формировани констант, первый выход котороге соединен с третьим входом первого сумматора-вьиитател , отличающеес тем, что, с целью расширени класса решаемых задай за счет возможности вычислени корн п той степени из аргумента и одновременно из квадрата, куба и четвертой степени аргумента, оно содержит четыре блока умножени на коэффициенты , причем второй выход первого регистра сдвига соединен со входом первого блока умножени на коэффициенты, первый, второй, третий и четвертый выходы которого соединены соответственно с третьими входами второго, третьего, четвертого и п того сумматоров-вычитателей, второй выход второго регистра сдвига соединен со входом соответствующего блока умножени на коэффициенты , первый, второй и третий выходы которого подключены к четвертым входам соответственно третьего, четвертого и п того сумматоров-вычитателей , второй выход третьего регистра сдвига соединен со входом третьего блока умножени на коэффищ1енты, первый и второй выходы которого соединены с п тыми входами четвертого и п того сумматор оввычитателей соответствегшо, второй выход четвертого регистра сдвига подключен через четвертый блок умножени на коэффициенты к шестому входу п того сумматора-вычитател , второй, третий, четвертый и п тый, выходы блока формировани констант соединены соответственно с четвертым входом второго, с п тым входом третьего, с шестым входом четвертого и с седьмым входом п того сумматороввычитателей , вторые входы блоков умножени на коэффициенты соединены с выходами блока управлени . Источники 1шформации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР N 491946, кл. G, 06 F 7/38, 1973. For this, the device contains four multiplication units for coefficients, with the second output of the first shift register connected to the input of the first multiplying unit with coefficients, the first, second, third and fourth outputs of which are connected respectively to the third inputs of the third third, fourth and fifth adders, The second output of the second shift register is connected to the input of the corresponding multiplication unit with coefficients, the first, second and third outputs of which are connected to the fourth inputs, respectively, of the third, even The second and fifth adders-subtractors, the second output of the Third shift register are connected to the input of the third multiplication unit, the first and second outputs of which are connected to the fifth inputs of the fourth and fifth adders of the subtractors, respectively, the second output of the fourth shift register is connected via the fourth block multiplying by the coefficients to the sixth input of the fifth totalizer, the second, third, fourth and fifth outputs of the block forming the constants are connected respectively to the fourth input of the second, fifth input Third, with shest1m input of the fourth and the seventh input of the fifth adders-subtractors, Kow blo second inputs connected to outputs of the multiplication control unit. The drawing shows a device for calculating a root of the degree, block diagram. The device contains adders-subtractors 1-5, shift registers 6-10, blocks 11-14. 3% 1 of the coefficients on coefficients, unit 15 for the formation of constants, unit 16 for comparison and unit 17 for controls. The input of the device is the inputs of the bits of the Shift Register 10. The output of the device is: for the root function of the fifth degree of the argument X, the outputs of the bits of the shift register b, for the root function of the second degree of the square of the argument, the outputs of the bits of the shift register 7 for the functions of the root of the fifth degree from the cube of the argument are the outputs of the bits of the shift register 8, for the function of the root of the fifth degrees of the fourth degree of the argument are the outputs of the bits of the shifting register 9. The principle of simultaneous solving In the iterative process of the system of difference-iterative recurrent relations: - - ..--. l g V. Z., Zj-9-jC9v5-2-- Cjio-2-2). b.iO-2 Y; -5-r -,: J f. Qp5} nZi r l-i j-o, l ,,. N; V,) .- vj-yyyy-j. b;, bj cj Cj-3a4a -) v .... (.- 2-JWj-4-i-J) - (- Cj62 - u VF-. A feature of this algorithm is that all relations have group properties, i.e., dependent on each other. The calculation of the indicated functions in the proposed device is carried out as follows. Initially, the value of the given argument X is entered into the fifth register 10, and the registers 6-9 are set to zero states. Any j-th iterations from the outputs of the control unit 17 are given a series of clock pulses, with the help of which in blocks 11-14 multiplying by constant coefficients are produced corresponding values. The latter, together with the contents of the shift registers 6-10 and the constants from block 15, are advanced to the inputs of summatorsItas 1-5. The results of algebraic summation in summators-subtractors 1-5 with their outputs are written down by the least significant bits ahead to the older ones the bits of the shift registers 6-10 and advance to their beginning. After completing n cycles, where n is the number of bits of the argument, the shift registers 6-10 contain the results of j iteration. According to the sign of the content of the fifth shift register 10, the comparator block 16 outputs from its first output a signal that determines the addition (with a positive sign) in the adders-1-5 on the next iteration. From the second output of the shift register 6, the value of vj is output to the block .11, from the outputs of which the values y, 2-2, y-4-2 yj4-2 and yj-52 are fed to the corresponding inputs of subtractors 2-5. From the second output of the shift register 7 on the vhrd block 12, the value is output.,. From the outputs of the .12 block, they are detected. Cj32, с-, 6-2 and С: 10 to the corresponding inputs of the adders-subtractors 3-5. From the second output of the shift register 8 to the input of the block 13, the value bs-C of the block 13 outputs is output. The values bj4-2 H bj-102 are outputted to the corresponding inputs of the adders-subtractors 4 and 5. From the second output of the shift register 9 to the input of the block 14 the value a is given; from which the value a - ,,., 2 is formed and fed to the sixth input of the adder-subtract 5. From the outputs of block 15 on (ummator-56, reader 1 gives the constant 2-., on the sum of torus-subtractor 2 - constant 2 /, on the adder-plug-in 3 - constant 2, on the adder-calculator 4 - constant 2 and on the adder-calculus 5 is a constant 2 At the next iteration of the computation, it is produced in the same way as I. At the end of each iteration, the second output of the shift register 10 is supplied to the comparison block 16 with the next result value Zj, which is compared with zero. grid), block 16 compares the output; a stop signal to control block 17, which stops outputting clock pulses at the next iteration, since the calculation process is over. Each iteration is performed in (n + m +) cycles, where m J log2n is the number of additional guard bits to compensate for the error in truncating numbers when shifted. Shifting and multiplying intermediate results requires 1 to 5 cycles. The maximum number of iterations is equal to (n + 1). The maximum computation time of the four specified functions simultaneously due to the asynchronous computation mode in cycles is Tmax (n + 1) (ntm + 5) n (n + 10) +9 The parallel-sequential structure of the proposed device has the simplicity of circuit solutions from standard digital elements and can be Made in vvde one BIS. The device combines the requirements of maximum reliability, speed, manufacturability. The proposed device has minimal hardware costs for real-life "belt". Chi information is entered and output in a single-frame form, which makes it possible to easily match the proposed device with other effective means. The proposed device can be used as a specialized computing unit in control or computing, systems, desktop computing, and the like. The invention The device for calculating the root of the degree, contains the first, second, third, fourth and fifth shift registers, the first inputs and the first outputs of which are connected to the outputs and the first inputs of the respective totalizer subtractors, the second output of the fifth shift register is connected to the input a comparison unit, one input of which is connected to the second inputs of adders-subtractors, and the other to the input of the control unit, the outputs of which are connected to the shift inputs of the shift registers and the input of the unit of formation of constants, The first output is connected to the third input of the first adder-vyiitel, characterized in that, in order to expand the class of solved, specify by the possibility of calculating a root of the n degree from the argument and simultaneously from the square, cube and fourth degree of the argument, it contains four multiplication blocks coefficients, the second output of the first shift register being connected to the input of the first multiplying unit by coefficients, the first, second, third and fourth outputs of which are connected respectively to the third inputs of the second, third , the fourth and fifth adders-subtractors, the second output of the second shift register is connected to the input of the corresponding block multiplying the coefficients, the first, second and third outputs of which are connected to the fourth inputs of the third, fourth and fifth adders-subtractors, respectively, the second output of the third shift register connected to the input of the third multiplying unit for the coefficients, the first and second outputs of which are connected to the fifth inputs of the fourth and fifth adders ohviteli, the second output of the fourth p The head of the shift is connected through the fourth block multiplying by the coefficients to the sixth input of the fifth adder-subtractor, the second, third, fourth and fifth, the outputs of the block forming the constants are connected respectively to the fourth input of the second, fifth fifth input, sixth fourth input and c by the seventh input of the fifth adder calculators, the second inputs of the coefficient multiplying units are connected to the outputs of the control unit. Sources of information, taken into account during the examination 1. USSR author's certificate N 491946, cl. G, 06 F 7/38, 1973.
2. Авторское свидетельство СССР по за вке. №2160803,07.08.75.2. USSR author's certificate in application. No. 2160803.07.07.75.