SU771674A1 - Computing device for solving differential equations - Google Patents
Computing device for solving differential equations Download PDFInfo
- Publication number
- SU771674A1 SU771674A1 SU782631467A SU2631467A SU771674A1 SU 771674 A1 SU771674 A1 SU 771674A1 SU 782631467 A SU782631467 A SU 782631467A SU 2631467 A SU2631467 A SU 2631467A SU 771674 A1 SU771674 A1 SU 771674A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- information
- output
- input
- inputs
- blocks
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
. 1 изобретение относитс к области вычислитель ной техники и может быть использовано при решении дифференциальных уравнений в частных производных. Известна комбинированна вычислительна машина, в состав которой вход т два арифмеАческих блока, соединенных обшим оперативным запоминающим устройством, причем один из блоков выполнен интегрирующим 1 . Недостатком такого устройства вл етс относительно невысокое быстродействие, обусловленное тем, что оба вычислительных блока име к)т последовательную структуру. Из известных устройств наиболее близким по техническому решению- вл етс комбинированна вычислительна система 2, содержаща ЦВМ общего назначени , информационный выход которой через блок буферной пам ти, первый преобразователь, блок коммутаторов соединен со входами первых решающих блоков, подключенных информационными входами и выходами между собой, управл ющими входами и выходами к устройству управлени , ин формационными выходами через блок буфер- . НОЙ пам ти и второй преобразователь - ко входу ЦВМ, информационный выход которой соединен также со счетчиком адреса буферной liaм ти , регистром адреса граничных решающих блоков, регистром признака информации и блоком местного управлени , имеющего двухстороннюю св зь с ЦВМ и устройством управлени и подключенного выходом к управл ющему входу регистра, признака информации, соединенного с дешифратором признака информации, подключенным ко входу блока коммутаторов, к управл ющему входу регистра адреса граничных рещающих блоков, соединенного с дешифратором адреса граничных решающих блоков, подключенным к адресным входам решающих блоков , к управл ющему входу счетчика адреса буферной пам ти, соединенйому с дешифратором адреса буферной пам ти, подключенным ко входу блока буферной пам ти, к управл ющему входу блока коммутаторов и к управл ющему входу блока буферной пам ти. Известное устройство предназначено дл решени дифференДиальнь х уравнений в частных производных, представленных с помощью метода сеток в виде системы конечно-разностных уравнений вида , а{,).Ч- аг-1 -{,нЛ (1) котора в матричной записи имеет вид ,(2) где А - матрица коэффициентов с компонентами 3;У - вектор решений с компонентами уVJ-- вектор свободных членов с компо нентами f-.. Решающие блоки известного устройства реализуют решение (2) итераш онным методом ,, где 77 . А. + i;) нев зка решени на к-ой итерации, -TfC итерационный параметр. В качестве недостатка следует указать относительно невысокое быстродействие вычислительной системы , имеюшее место как дл стационарных итерационных методов (j const не зависит от к) за счет медленной сходимости итераций, так и дл нестационарных, самонастраивающихс в процессе решени на оптимальную сходимость , итерационных методов, в частности метода минимальных нев зок, при котором (4) tl(An i за счет затрат времени на передачу промежуточ ных результатов из решаюи их блоков в ЦВМ дл расчета относительно медленным программным путем параметра Тц, обеспечивающего оптимально быструю сходимость итерации. Ука занный недостаток св зан с отсутствием в известном устройстве блоков и св зей, позвол ющих осуществить в процессе решени ускорение сходимости итераций соответствующим выбором (4) итерационного параметра т;-без существенного увеличени промежутка времени Meatfly двум соседними итераци ми работы вы числительной системы. Целью изобретени вл етс повышение быстродействи . Поставленна цель достигаетс тем, что в вы числительную систему дл решени дифференциальных уравнений, содержащую цифровую вы числительную машину, первую группу решающи . блоков, устройство управлеьш , буферную пам ть , преобразователь формата слова, устройство адресации, формирователь признака инфор мации, причем информационный выход |цифровой вычислительной машины соединен с первы ми информационнымивходами буферной пам устройства адресации, формировател признака информации и устройства управлени , соединен ного двухсторонней св зью с цифровой вычислительной машиной; управл ющие входы ,прео разовател формата слова, буферной пам ти. устройства адресации, формировател признака информации соединены с первым управл ющим выходом устройства управлени , второй управл ющий выход которого соединен с первыми управл ющими входами решающих блоков первой группы, вторым управл ющим к первым информационными входами соединенных соответственно с первым выходом формировател признака информации и преобразовател формата слова, вторые выход и вход которого соединены соответственно со входом цифровой вычислительной машины и выходом буферной пам ти , адресный вход которой соединен с выходом устройства адресации, первый информационный выход i-ro решающего блока первой группы (i Т-п) соединен со вторыми информационными входами (i-1)-го и (i+l)-ro рещающих блоков и с вторым информационным входом буферной пам ти, введены втора группа решающих блоков, два сумматора и блок делени , причем первые и вторые информационные выходы и первые информационные входы и , первые и вторые управл ющие входы решающих : блоков второй группы соединены соответственно СО входами первого и второго сумматоров, выходом преобразовател формата слов, формировател признака информации и вторым управл ющим выходом устройства зшравлени , первый и второй входы и выход блока делени соединены соответстве но с выходами первого и второго сумматоров и третьими информащюнными входами решающих блоков первой группы; второй информационный выход i-ro решающего блока первой группы соединен со вторыми ийформационными входами (i-1)-го, i-ro и (i+l)-ro решающих блоков второй группы, выход второго сумматора соединен со вторым информационным в одом устройства управлени . Наличие в вычислительной систу е вторых рещающйх блоков, первого и второго сумматор ров, блока делени позвол ет увеличить быстродействие устройства (снизить врем решени задачи) за счет настройки итерационного процесса , реализуемого решающими блоками, на оптимально быструю сходимость без передачи промежуточных данных, необходимых дл расчета Гц из решающих блоков в ЦВМ и осуществлени расчета итерационного параметра г, быстродействующим аппаратурным путем. На фиг. 1 показана структурна схема вычислительной системы дл решений дифференциальных уравнений; на фиг. 2 и фиг. 3 представлены схемы решающих блоков первой и -второй групп. . Система содержит Щ1фровую вычислительную машину 1, соединенную информационным вы- . ходом со входами устройства управлени 2, формировател признака информации 3, устройства адресаш1И 4, с первым информационным . 1, the invention relates to the field of computing technology and can be used to solve partial differential equations. A combined computer is known, which consists of two arithmetic units connected by a general operational storage device, one of which is integrated integrating 1. The disadvantage of such a device is a relatively low speed, due to the fact that both computing units have a consistent structure. Of the known devices, the closest in technical solution is a combined computing system 2 containing a general-purpose digital computer whose information output through a buffer memory block, the first converter, a switch block is connected to the inputs of the first decision blocks connected by information inputs and outputs between each other, control inputs and outputs to the control device, information outputs through the block buffer. The NOY memory and the second converter are connected to the input of the digital computer, the information output of which is also connected to the buffer address counter liami, the address register of the boundary decision blocks, the information sign register and the local control unit that has two-way communication with the digital computer and the control device and the output connected to the control input of the register, a sign of the information connected to the decoder of the sign of information connected to the input of the switch unit, to the control input of the register of the address of the boundary decision blocks, with the address decoder of the boundary decision blocks, connected to the address inputs of the decision blocks, to the control input of the buffer memory address counter, connected to the address decoder of the buffer memory, connected to the input of the buffer memory block, to the control input of the switch block and to the input of the buffer memory block. The known device is intended for solving differential equations of partial differential equations, represented by the grid method in the form of a system of finite-difference equations of the form, and {,). H-ag-1 - {, nL (1) which in the matrix record has the form (2) where A is the coefficient matrix with components 3. Y is the solution vector with components VJ-- the vector of free members with components f- .. The decisive blocks of the known device implement solution (2) by the iterative method, where 77. A. + i;) failure to solve at the kth iteration, -TfC iterative parameter. The disadvantage is the relatively low speed of the computing system, which took place for stationary iterative methods (j const does not depend on k) due to slow convergence of iterations, as well as for non-stationary, self-adjusting in the process of solving for optimal convergence, iterative methods, in particular method of minimal bursts, in which (4) tl (An i due to the time spent on the transfer of intermediate results from solving their blocks to a digital computer for computation by relatively slow programmed pa The meter TC provides optimally fast convergence of the iteration. This disadvantage is associated with the absence of blocks and links in the known device that allow the acceleration of the convergence of iterations by solving (4) the iteration parameter m; without a significant increase in the time interval Meatfly to two neighboring iterations of the computing system. The aim of the invention is to increase speed. This goal is achieved by the fact that the first group is decisive in a computer system for solving differential equations containing a digital computer. blocks, a control unit, a buffer memory, a word format converter, an addressing device, an information sign maker, the information output of a digital computer connected to the first information inputs of the buffer memory of an addressing device, a sign maker of information and a two-way control unit with a digital computer; control inputs, word format converter, buffer memory. the addressing device of the information sign generator is connected to the first control output of the control device, the second control output of which is connected to the first control inputs of decision blocks of the first group, the second control to the first information inputs connected to the first output of the sign generator of information and the word format converter , the second output and the input of which are connected respectively to the input of the digital computer and the output of the buffer memory, the address input of which connected to the output of the addressing device, the first information output of the i-ro decision block of the first group (i T p) is connected to the second information inputs of the (i-1) -th and (i + l) -ro solver blocks and to the second information input of the buffer memory, the second group of decision blocks, two adders and a division block are entered, the first and second information outputs and the first information inputs and, the first and second control inputs of the decision: blocks of the second group are connected, respectively, with the inputs of the first and second adders, and the output of the converter The word format, the information sign maker and the second control output of the device, the first and second inputs and the output of the division unit are connected respectively to the outputs of the first and second adders and the third information inputs of the decision blocks of the first group; the second information output of the i-ro decision block of the first group is connected to the second information inputs of the (i-1) -th, i-ro and (i + l) -ro decision blocks of the second group, the output of the second adder is connected to the second information in the control unit . The presence in the computational system of second decisive blocks, the first and second adders, the division block allows to increase the speed of the device (to reduce the time to solve the problem) by adjusting the iterative process implemented by the decisive blocks to optimally fast convergence without transferring the intermediate data necessary for calculating Hz from decision blocks in the digital computer and implementation of the calculation of the iteration parameter g, by high-speed hardware. FIG. 1 shows a block diagram of a computer system for solving differential equations; in fig. 2 and FIG. 3 shows the schemes of decision blocks of the first and second groups. . The system contains a Shch1grame computer 1, connected by an information output-. course with the inputs of the control device 2, the imaging feature of information 3, the device address1 4, with the first information
входом буферной пам ти 5, адресный вход которой подключен к выходу устройства адреса1даи 4, а управл ющий вход, а также управл ющие входы преобразовател формата слова 6, устройства адресадии 4 и формировател признака информации 3 подключены к выходу устройства управлени 2, соединенного первыми управл ющими входом и выходом с ЦВМ 1, вторьЕми управл ющими входом и выходом - с первыми управл ющими входом и выходом устройства управлени 2, подключенного вторым управл ющим выходом к первым управл ющим входам рещающих блоков 7i - 7j первой группы и рещающих блоков Sj - 8 у, второй группы, соединенных вирыми управл ющиг лш входами с выходом формировател признака информации 3 и подключенных первыми (блоки 7i - 7, и блоки 8i - 8,) информационными входами;ко второму выходу преоб- , разовател 6, соединенного первым выходом с ЦВМ 1, и информационным входом - с выходом буферной пам ти 5. Рещающие блоки - 1у( подключены между собой вторыми информационными входами и первыми информационными выходами, соединенными также со вторым информационным входом буферной пам ти 5. Каждый i-ый рещающий блок 8 соединен первыми информационными входами со вторым информационным выходом каждого i-ro и подключенных к i-му рещающих блоков 7-, .. л. подключен первым и вторым информационным выходом ко входу первого 9 и второго 0 сумматора, соединенного выходом со вторым управл ющим входом устройства управлени 2 и с первым входом блока делени 11, подключенного вторым входом к выходу первого сумматора 9, а выходом - к третьим информационным входам первых рещающих блоков 7i - 7ц .the input of the buffer memory 5, the address input of which is connected to the output of the address1dai 4 device, and the control input, as well as the control inputs of the word format converter 6, the addressing device 4 and the information sign forming unit 3 are connected to the output of the control device 2 connected by the first control input and output with digital computer 1, second control input and output - with first control input and output of control device 2 connected by a second control output to first control inputs of decisive blocks 7i - 7j of the first group upy and decisive blocks Sj - 8y, of the second group, connected by control inputs with inputs of the information sign forming unit 3 and connected by the first (blocks 7i - 7, and blocks 8i - 8,) information inputs; to the second output there is a transducer 6, connected to the first output with the digital computer 1, and the information input to the output of the buffer memory 5. The wiring blocks are 1y (connected to each other by the second information inputs and the first information outputs connected to the second information input of the buffer memory 5. Each i- 8 deciding block connected by the first information inputs to the second information output of each i-ro and connected to the i-th decisive blocks 7-, .. l. connected by the first and second information output to the input of the first 9 and second 0 adder connected by an output to the second control input of the control device 2 and to the first input of the division unit 11 connected by the second input to the output of the first adder 9, and output to the third information inputs of the first decision blocks 7i - 7ts.
Структурна схема первого решающего блока 7 Дфиг. 2) содержит узел ввода 12, подключенный ко входам первого регистра 13, второго регистра 14, узла умножени 15, соединенного остальными входами с выходами первого 13 и второго 14 регистра, а выходом - со входом первого сумматора 16, подключенного выходом ко входу второго сумматора 17, соединенного другим входом и выходом с выходом и входом первого регистра 13. Входы 18-22 узла умножени вл ютс в пор дке перечислени первым, вторым, третьим информационными и первым и вторым управл ющим входами рещающего блока 1 . Выход 23 первого регистра 13 и выход 24 первого сумматора 16 вл ютс соответственно первым и вторым информационным выходом рещающего блока 7.The block diagram of the first decision block 7 Dfig. 2) contains an input unit 12 connected to the inputs of the first register 13, second register 14, multiplication unit 15 connected by other inputs to the outputs of the first 13 and second 14 register, and output to the input of the first adder 16 connected by the output to the input of the second adder 17 connected by another input and output with the output and input of the first register 13. The inputs 18-22 of the multiplication node are in order of listing the first, second, third information and first and second control inputs of the decisive unit 1. The output 23 of the first register 13 and the output 24 of the first adder 16 are, respectively, the first and second information output of the decisive unit 7.
Структурна схема решающего блока 8 (фиг. 3} содержи г уэел ввода 25, подключенный ко входам первога 26 и июрого 27 улпа умножени , другой вход которого соелине с выходом сумматора 28, подкл.мченного входом к выходу первого узла умножени 26. Входы 29-32 узда ввода 25 вл ютс в пор дке перечислени первыми и вторыми информационными, первым и вторым управл ющим входами решающего блока 8.. Выходы 33, 34 вл ютс соответственно первь М и вторым информационным выходами рещающего блока 8.J .The block diagram of the decision block 8 (Fig. 3} contains the input input 25, connected to the inputs of the first 26 and July 27 multiplication streets, the other input of which is connected to the output of the adder 28, connected to the output of the first multiplication node 26. Inputs 29- The 32 nodes of input 25 are in the order of listing the first and second information, the first and second control inputs of the decision block 8. The outputs 33, 34 are respectively the first M and the second information outputs of the deciding block 8.J.
Буферна пам ть 5 состоит из п регистров и предназначена дл приема (выдачи) информации из (в) ЦВМ 1 последовательно по словам параллельно по разр дам передачи информа11ЛИ в рещающие блоки 7i - 7y,,8i - 8у, и из рещающих блоков 7i -7), параллельно по словам последовательно по разр дам по сигналам устройства управлени 2, причем выбор требуемого регистра осуществл етс с помощью устройства 4,The buffer memory 5 consists of n registers and is designed to receive (output) information from (c) DVR 1 sequentially according to words in parallel according to the bits of transmission of information to decisive blocks 7i - 7y ,, 8i - 8y, and from decisive blocks 7i -7 ), in parallel, according to words, sequentially, by bits, according to the signals of control device 2, the selection of the required register is carried out with the help of device 4,
Преобразователь 6 служит дл преобразовани формата информационного слова ЦВМ 1 в формат информационного слова решающих блоков 7i - 7vi , 81 -, Svi (и обратно) при передаче данных между ЦВМ 1 и рещающими блоками.Converter 6 serves to convert the format of the information word DVM 1 into the format of the information word decisive blocks 7i - 7vi, 81 -, Svi (and vice versa) during data transfer between DVM 1 and decisive blocks.
Устройство управлени 2 синхронизирует и управл ет работой всех блоков, осуществл ющих св зь между ЦВМ 1 и решающими блоками 7i - 7и ,8, - 8 .The control unit 2 synchronizes and controls the operation of all the blocks that communicate between the digital computer 1 and the decisive blocks 7i-7i, 8, -8.
Решающий блок предназначен дл вычислени компоненты у вектора решени у на каждой к-ой итерации работы вычислительнойThe decision block is designed to calculate the component of the solution vector y at each of the second iteration of the operation of the computational
системы,systems that
Решающий блок 8.( предназначен дл вычислени по величинам, пропорщюнальным нев зкам 771 величин, пропорциональных величинам Ат (Ат) , вход щим в формулу (4) определени оптимального итерационного параметра т.Decision block 8. (designed to calculate the values proportional to the differences of 771 values proportional to the values At (At) included in the formula (4) for determining the optimal iteration parameter t.
Блок делени И служит дл вьфаботк значени оптимального итерационного параметра т как частного от делени суммы, получаемой на п-входовом сумматоре 9, на сумму, получаемую на п-входовом с тмматоре 10.The division block I serves for executing the value of the optimal iterative parameter m as a quotient of dividing the sum received at the n-input adder 9 by the sum obtained at the n-input with tmmator 10.
В процессе вычислени решени у. синхронизацию и.управление решающими блоками 7i - 7yjn8j - BVI осуществл ет устройствоIn the process of calculating the solution. synchronization and control of decision blocks 7i - 7yjn8j - BVI implements the device
управлени 2, форлиирующее сигналы пуск и останов.control 2, forlating start and stop signals.
В решающем блоке узел ввода 12 предназначен дл ввода исходных данных перед началом решени в регистры 13, 14 (нулева In the decision block, the input node 12 is designed to enter the source data before starting the decision in registers 13, 14 (zero
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782631467A SU771674A1 (en) | 1978-06-19 | 1978-06-19 | Computing device for solving differential equations |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782631467A SU771674A1 (en) | 1978-06-19 | 1978-06-19 | Computing device for solving differential equations |
Publications (1)
Publication Number | Publication Date |
---|---|
SU771674A1 true SU771674A1 (en) | 1980-10-15 |
Family
ID=20771362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782631467A SU771674A1 (en) | 1978-06-19 | 1978-06-19 | Computing device for solving differential equations |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU771674A1 (en) |
-
1978
- 1978-06-19 SU SU782631467A patent/SU771674A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6037513B2 (en) | digital circuit | |
US3721812A (en) | Fast fourier transform computer and method for simultaneously processing two independent sets of data | |
US3739159A (en) | Gas flow calculation system | |
SU771674A1 (en) | Computing device for solving differential equations | |
SU1615739A1 (en) | Device for solving systems of linear algebraic equations | |
SU691848A1 (en) | Apparatus for computing fifth root | |
SU1633422A1 (en) | Device for solving systems of linear algebraic equations | |
SU1527642A1 (en) | Device for calculation of sliding specttrum | |
SU769547A2 (en) | Computing unit of digital model-network for solving partial differential equations | |
SU752347A1 (en) | Device for computing coefficients of generalized discrete functions | |
SU608165A1 (en) | Digital network model computing unit for solving partial differential equations | |
SU1562904A1 (en) | Device for multiplying by coefficients | |
SU1711183A1 (en) | Device for estimating mean value | |
SU1534471A1 (en) | Device for multiplying band matrix by full matrix | |
SU1756887A1 (en) | Device for integer division in modulo notation | |
SU564638A1 (en) | Device for solving linear algebraic equations systems | |
SU894720A1 (en) | Function computing device | |
SU638961A1 (en) | Multiplier | |
SU550635A1 (en) | Pulse frequency multiplying device | |
SU987804A1 (en) | Device for computing digital filter coefficients | |
RU1839262C (en) | Device for multiplication of matrices | |
SU1115053A1 (en) | Number-to-pulse exponential function generator | |
SU1269124A1 (en) | Calculating device | |
SU736112A1 (en) | Fourier coefficients computing arrangement | |
SU805191A1 (en) | Power spectrum calculator |