Изобретение относитс к области автоматики и вычислительной техники, Известен буферный регистр, каждый разр д которого состоит из двух Сблоков и одного элемента ИЛЙ-НЕ ij , Такие буферные регистры используютс , например, в качестве последе-V вательных регистров типа Pipeline. Вводима в,них порци информации проталкиваетс к выходу, причем врем через которое она по вл етс на выходе, зависит как от собственных (реальных) задержек элементов регистра, так и от его заполнени . Наиболее близким техническим решением к изобретению вл етс чейка пам ти дл буферного регистра, построенна на основе трехстабиль ого триггера на элементах И-2ИЛИ-НЕ, причем в этой схеме входы только nep вого элемента И каждого их трех элементов И-2ИЛИ-НЁ соединены с выходами двух других элементов И-2ИЛИ-НЕ 2. Недостатком таких устройств вл етс сравнительно низкое быстродействие . . Цель изобретени - повышение быстродействи чейки пам ти. Поставленна цель достигаетс .тем, что в чейке пам ти дл буферного регистра, содержащей три элемента И-2ИЛИ-НЕ и входные шины. Входы первого элемента И каждого элемента И-2ИЛИ-НЕ соединены с выходами двух других элементов И-2ИЛИ-НЕ. Первые входы вторых элементов И первого и третьего элементов И-2ИЛИ-НЕ соединены с первой входной шиной. Второй вход Второго элемента И первого элемента Й-2ИЛЙ-НЕ и первый вход второго элемента И второго элемента И-2ИЛИЯЕ соединены со второй входной шиной. Третий вход второго элемента И первого .элекента И-2ИЛИ-НЕ соединен с третьей входной шиной, а вторые, третьи и четвертые входы вторахэлементов 11 второго и третьего элементов И-2ИЛИ НЕ - соответгственно с четвертой , п той и шестой входными шинами. На чертеже представлена схема предложенной чейки пам ти дл буферного :регистра., Ячейка пам ти содержит элементы И-2ИЛИ-НЕ. 1-3 с элементами И 4-9. Входы первых элементов И 5-9 каждого элемента И-2ИЛИ-НЕ соединены с выходами двух других элементов И-2ИЛИ-НЕ.The invention relates to the field of automation and computer technology. A buffer register is known, each bit of which consists of two Blocks and one element ILY-HE ij. Such buffer registers are used, for example, as Pipeline sequential registers. Entering into them, a piece of information is pushed to the output, and the time after which it appears at the output depends both on the intrinsic (real) delays of the register elements and on its filling. The closest technical solution to the invention is a memory cell for a buffer register, built on the basis of a three-stage trigger on I-2IL-NOT elements, and in this scheme the inputs of only the nep element AND of each of the three I-2 OR-HN elements are connected to the outputs of the two other I-2IL-NOT-2 elements. The disadvantage of such devices is a relatively low speed. . The purpose of the invention is to increase the speed of the memory cell. This goal is reached. We have in the memory cell for the buffer register containing three I-2, OR-NOT elements and input buses. The inputs of the first element AND of each element I-2, OR-NOT connected to the outputs of the other two elements I-2, OR-NOT. The first inputs of the second elements of the first and third elements I-2ILI-NOT connected to the first input bus. The second input of the second element and the first element Y-2ILY-NOT and the first input of the second element AND the second element I-2ILIYE are connected to the second input bus. The third input of the second element AND of the first I-2ILI-NO element is not connected to the third input bus, and the second, third and fourth inputs of the second 11 elements of the second and third I-2IL elements are NOT correspondingly to the fourth, fifth and sixth input buses. The drawing shows the scheme of the proposed memory cell for the buffer: register., The memory cell contains the elements I-2, OR-NOT. 1-3 with elements And 4-9. The inputs of the first elements And 5-9 of each element I-2IL or NOT connected to the outputs of the two other elements I-2 OR-NOT.