SU769621A1

SU769621A1 - Buffer storage

Info

Publication number: SU769621A1
Application number: SU772532566A
Authority: SU
Inventors: Валерий Владимирович Ткаченко; Михаил Александрович Летов
Original assignee: Предприятие П/Я В-2969
Priority date: 1977-10-07
Filing date: 1977-10-07
Publication date: 1980-10-07

Description

1one

Изобретение относитс к области вычислительной техники и может быть исиользовано при обработке информации от абонентов в пор дке ее поступлени .The invention relates to the field of computer technology and may be used in processing information from subscribers in the order of its receipt.

Известно запоминающее устройство, со- 5 держащее последовательно соединенные группы запоминающих чеек и управл ющие чейки, соответствующие каждой группе и состо щие из бистабильного элемента пам ти, элемента совпадени и элемента ю задержки. В таком устройстве сдвиг по окончанию обработки информации, наход щейс в последней группе запоминающих чеек, проводитс последовательным переписыванием информации из предществую- is щих чеек в освободившиес последующие чейки, а это снижает быстродействие всего устройства 1.A memory device is known which contains sequentially connected groups of memory cells and control cells corresponding to each group and consisting of a bistable memory element, a coincidence element and a delay element. In such a device, the shift at the end of information processing, which is in the last group of memory cells, is carried out by successively rewriting information from previous cells in the subsequent cells that have been released, and this reduces the speed of the entire device 1.

Известно другое буферное запоминающее устройство, предназначенное дл накопле- 20 ни поступающей в него информации и выдачи ее в пор дке поступлени и содержащее многоступенчатый накопитель и блок опроса, в состав которого вход т сдвигающа цепочка элементов и логические вен- 25 тили. Необходимость применени в этом устройстве логических вентилей дл параллельного вывода информации из каждой ступени накопител , а также дополнительные регистры дл хранени информации, 30Another buffer memory device is known, which is intended to accumulate the incoming information and output it in the order of arrival, and contains a multistep storage device and a polling unit, which includes a shifting chain of elements and logical threads. The need to use logic gates in this device for parallel output of information from each storage stage, as well as additional registers for storing information, 30

наход щейс на обслуживании, привод т к увеличению количества элементов в устройстве , что снижает его надежность 2.maintenance, leads to an increase in the number of elements in the device, which reduces its reliability 2.

Наиболее близким техническим рещением к данному вл етс буферное запоминающее устройство, содерл ащее запоминающие регистры, первые входы установки которых, кроме первого, соединены с выходами первых элементов И, первые входы одних-элементов И соединены с пр мыми выходами других запоминающих регистров, вторые входы первых элементов И соединены с инверсными выходами соответствующих триггеров состо ни , первые входы сброса которых соединены со вторыми входами первых элементов ИЛИ и с щиной сброса, первые входы первых элементов ИЛИ соединены с тактовой щиной, выходы которых соединены со входами сброса соответствующих запоминающих регнстров, третьи входы соответствующих первых элементов ИЛИ соединены с пр мыми выходами соответствующих триггеров состо ни , входы установки основных разр дов первого запоминающего регистра соединены со входами второго элемента ИЛИ и с выходами других первых элементов И 3.The closest technical solution to this is a buffer storage device, containing memory registers, the first installation inputs of which, besides the first, are connected to the outputs of the first AND elements, the first inputs of one AND elements are connected to the direct outputs of other storage registers, the second inputs of the first elements AND are connected to inverse outputs of the corresponding state triggers, the first reset inputs of which are connected to the second inputs of the first OR elements and with the reset button, the first inputs of the first OR elements to clock connected, the outputs of which are connected to the reset inputs of the corresponding storage registers, the third inputs of the corresponding first OR elements are connected to the direct outputs of the corresponding state triggers, the installation inputs of the main bits of the first storage register are connected to the inputs of the second OR element and the outputs of the other first elements and 3.

Claims

1. For the Great Britain No. 1293032, cl. G4C, dublik. 1972.

2. Forward Germany no. 1275609, cl. 21a1-37/64, published 1968.

3. US patent number 3588847, cl. 340-173, publ. 1972 (prototype).