Claims (1)
Изобретение относитс к запоминающи устройствам и предназначено дл применени в универсальных и специализирован ных вычислительных устройствах и сиотемах в качестве оперативного запоминающего устройства (ОЗУ). Известны ОЗУ, используемые в вычис лительных устройствах и системах, построенные на динамических элементах пам ти , которые содержат накопитель, формирователи управл ющих сигналов, а также блоки управлени динамической полупроводниковой пам тью,. представл ющие комбинационные схемы, обеспечивающие такой режим функционировани пам ти , при котором регенераци осушест вл етс до или после обращени к пам ти , если в определенный момент обращение к пам ти не осуществл етс , то автоматически выполн етс регенераци 1 Недостатками этих устройств вл ют с потери б1)стродействи пам ти за счет невозмо отости обращени к нему в моменты регенерации. I- Наиболее близким техническим реще . нием к изобретению вл етс ОЗУ, состо щее из адресного регистра, первые выходы которого соединены с первым входами первого мультиплексора, вторые входы которого соединены с первыми : выходами схемы управлени , выходы которого соединены с первыми входами второго мультиплексора, вторые входы которого соединены с вторыми выходами адресного регистра, а выходы второго мультиплексора соединены с первой группой адресных щин, накопител , третьи выходы адресного регистра через декодер рующее устройство и схему синхронизм1ШИ присоединены к второй группе адрео ных щин накопител , второй выход схемы управлени соединен с управл ющим вхо дом первого мультиплексора и первым управл ющим входом декодирующего устройсл ва , третий выход схемы управл ни соещтнен с вторым управл ющим входом декодирующего устройства, четвертый и п тый выходы схемы управлени через схему С1шхронизации соединены с управл ющи , ми входами накопител , выход которого через усилитель считывани подключен к входу регистра считывани , управл ющий вход которого соединен с шестым выходом схемы управлени . В случа х, когда это запоминающее устройство регенерирует собственное содержимое, при поступлении запроса на обращение в подход щий момент в течение процесса регенерации , осуществл етс прерывание этого процесса, и обращение реализуетс . В моменты,когда прерывание процесса регенерации невозможно выдаетс сигнал Зан то, обращение не реализуетс , и процесс регенерации продолжаетс . Недостатками этого ОЗУ вл ютс потер быстродействи за счет невозможности обращени к пам ти в определенны моменты времени, когда прерывание процесса регенерации пам ти невозможно, а таюке необходимость повторного обращени к пам ти в этом случае. Цель изобретени - повыщение быстро действи ОЗУ на динамических элементах пам ти, которое при обращении к нему запоминало бы за вки на запись, считывание , регенерацию до их выполнени по очереди в пор дке поступлени . Поставленна , цель достигаетс тем, что в оперативное запоминающее устройство lia динамических элементах пам ти, содержащее регистр адреса, выход котор го соединен с первым информационцым входом мультиплексора, второй информац онный вход которого соединен с первым выходом блока управлени , управл ющий вход- с вторым выходом блока управлени , а выход подключен к адресному ВХОДУ накопител , первый и второй управ лающие входы соединены соотве етвенно с третьим н четвертым выходами блока управлени , а информационный выход подключен к входу регистра данных, выход которого вл етс выходом уст ройсугва, а управл ющий вход соединен с п тым выходом блока управлени , вве;дены три группы последовательно соедане ных первого триггера, элемента задержки элемента И и второго триггера, при чем выход второго триггера первой группы подключен к первому входу блока управпени и первым входам элементов И второй и третьей грутт, выход второго тршгтера второй группы соединен с втоым входом блока управлени , первым входом элемента И первой группы и вторьпуг входом элемента И третьей группы, выход второго триггера третьей группы подключен к третьему входу блока упра&лени и вторым входам элементов И первой и второй групп, управл пощие входы триггеров одноименных групп объединены и подключены соответственно к щестому, седьмому и восьмому выходам блока управлени , дев тый выход которого соединен с информационным входом одного из триггеров первой группы, информационные входы первых триггеров других групп вл ютс входами устройства . На фиг. 1 изображена структурна схема ОЗУ на динамических элементах пам ти; на. фиг. 2 - часть схемы на фиг. 1 (раскрыта структура блока управлени ). Устройство содержит три группы пооледовательно соединенных первого триггера 1, элемента 2 задержки, элемента И 3, И второго триггера 4, блок 5 управлени , регистр 6 адреса, мультиплексор 7, накопитель 8 и регистр 9 данных. Блок 5 управлени (на фиг. 2 выделен пунктирной линией) содержит генератор 10 тактовых импульсов, элемент И-НЕ 11, элементы ИЛИ-НЕ 12-14, усили .тель 15 сигналов, делитель 16 частоты, триггер 17, элемент ИЛИ-НЕ 18, сдвигающий регистр 19, счетчик 20 адреса регенерации, элемент ИЛИ-НЕ 21, усилитель 22 сигналов, элемент ИЛИ-НВ 23. Устройство работает следующим образом . Команды выбора режима, поступающие на входы ОЗУ, устанавливают триггеры 1, служащие дл хранени команд выбора режима, в единичное состо ние. Перезапись команд из триггеров 1 в соответствующие трИггерь 4, служащие дл управлени , осуществл етс через элементы 2 задержки и элементы И 3. Единичное состо5шие одного из трш%геров 4 вызывает реализацию соответст вующего режима ОЗУ. Элемент И 3 обеспечивает передачу комавды из триггера 1 в соответствующий триггер 4 при условии, что два других триггера 1 наход тс в нулевом состо нии , в противном случае вьшолнешге команды , запомненной в триггере 1, задерживаетс до обнулени триггера 4, происход щего по команде из блока 5 упра&лени по окончании вьшолнени соответ ствуюшего режима. Сброс триггеров 1 происходит по этим же командам из блока 5 управлени . Если два или три триггера 1 переюио чены в единичное состо ние одновременн ТО очередность передачи команд тршгг&ра 4 и, следовательно, их вьшопнение осуществл етс разными длительност ми задержек в элементах 2 задержки. Благодар введению новых элементов и св зей оперативное запоминающее jcr- ройство на динамических элементах пам ти имеет возможность автоматически поддерживать очередь загюок на запись, считывание, регенерацию с минимизацией времени перехода от реализации одной за вки к реализации другой, что позвол повысить быстродействие устройства и, кроме того, упростить процедуру обращ& ии к пам ти центрального процессора. Технико-экономический эффект от внедрени предлагаемого устройства гфо вл е с за счет повышени быстродействи ОЗУ и выражаетс в экономии 4% машинного времени. Формула изобретени Оперативное запоминающее устройство на динамиче ских элементах пам ти, содержащее регистр адреса, выход которого соединен с первым информациоювым входом мультиплексора, второй информада онный вход которого соединен с первым выходом блока управлени , управл ющий вход - с вторым выходом блока управлени , а выход подключен к адресному входу накопител , первый и второй упра& Л5пощие входы которого соединены соот ветственно с третьим и четвертым выходЁЦ ш блока управлени , а информапионный выход псокшочен к входу регистра данных, выход которого вл етс выходом устройства, а управл юпшй вход соединен с п тым выходом блока управлени , отличающе вс тем, что, с целью повышени быстродействи устройства , в него три группы поо{ледовательно соедин шых первого т{шпгера , элемента задержки, И а второго триггера, причем выход iaTopoго триггера первой группы подшпочвн к первому входу блока угфавлен и пер- . вым входам элементов И второй и третьей групп, выход второго триггера второй Г1ЩШЫ соединен о Brofita.t входом блока управлени , первым входсш элемента И первой группы и вторым входом элемента И третьей грушш, выход вто рог о тригг третьей грушш подкпижен к третьему входу управлени вторым входам эл лентов И первой к второй групп, управшооншв входа трш геров одноименных Tfyan об1 единены и подключены соответственно к шестому, и восьмому выходам бпока управлшш , дев тый выход когоремгч соединен с информапиешшм вжэдом одного из триггеров перво& группы, информацв онные ъкоцы первых триггеров других групп вл ютс вхопами устройИсточники и формахош, прин тые во внимание щж экспертизе 1. За вка Япон № S4-5939, кл. 97(7) С 19, опубл к. 1979. 2i За вка Японии № 54-5659, «л. 97(7) С 19, опублик. 1979 (прототип ).The invention relates to storage devices and is intended for use in general-purpose and specialized computing devices and systems as random access memory (RAM). RAM, used in computing devices and systems, built on dynamic memory elements, which contain a drive, control signal drivers, and dynamic semiconductor memory control blocks, are known. representing combinational circuits that provide such a mode of memory functioning, in which the regeneration is drying before or after accessing the memory, if at a certain moment the memory is not accessed, the regeneration is automatically performed. 1 The disadvantages of these devices are loss of b1) memory stall due to the impossibility of access to it at the moments of regeneration. I- The closest technical resche. The invention is a RAM consisting of an address register, the first outputs of which are connected to the first inputs of the first multiplexer, the second inputs of which are connected to the first: outputs of the control circuit, the outputs of which are connected to the first inputs of the second multiplexer, the second inputs of which are connected to the second outputs the address register, and the outputs of the second multiplexer are connected to the first group of address switches, the accumulator, the third outputs of the address register through a decoder and a synchronization circuit the second group of addressable accumulators, the second output of the control circuit is connected to the control input of the first multiplexer and the first control input of the decoder, the third output of the control circuit is connected to the second control input of the decoder, the fourth and fifth outputs of the control circuit through the synchronization circuit C1 is connected to the control inputs of the accumulator, the output of which is connected through the read amplifier to the input of the read register, the control input of which is connected to the sixth output of the control circuit neither In cases where this storage device regenerates its own content, when a request is received for a request at a suitable moment during the regeneration process, the process is interrupted and the call is implemented. At the moments when the interruption of the regeneration process is impossible, the Zan signal is emitted, the call is not implemented, and the regeneration process continues. The disadvantages of this RAM are the loss of speed due to the inability to access the memory at certain points in time when interruption of the process of memory regeneration is impossible, and also the need to re-access the memory in this case. The purpose of the invention is to increase the fast operation of RAM on dynamic memory elements, which, when referenced to it, would memorize applications for writing, reading, and regeneration before they are executed in turn in order of arrival. The goal is achieved by the fact that in a random access memory lia there are dynamic memory elements containing an address register connected to the first information input of the multiplexer, the second information input of which is connected to the first output of the control unit controlling the input to the second output the control unit, and the output is connected to the address INPUT of the storage unit, the first and second control inputs are connected respectively to the third and fourth outputs of the control unit, and the information output is connected to the input the data register, the output of which is the output of the device, and the control input connected to the fifth output of the control unit, introduced three groups of sequentially connecting the first trigger, the delay element And the second trigger, and the output of the second trigger of the first group is connected to the first input of the control unit and the first inputs of the elements And the second and third groutt, the output of the second trchgter of the second group is connected to the second input of the control unit, the first input of the element And the first group and the second input of the element And the third group ppy, the output of the second trigger of the third group is connected to the third input of the control unit & laziness and the second inputs of the elements of the first and second groups, the control inputs of the trigger groups of the same name are combined and connected respectively to the sixth, seventh and eighth outputs of the control unit, the ninth output of which is connected With the information input of one of the triggers of the first group, the information inputs of the first triggers of the other groups are device inputs. FIG. 1 shows a structural scheme of RAM on dynamic memory elements; on. FIG. 2 is a part of the circuit in FIG. 1 (the structure of the control unit is disclosed). The device contains three groups of the first trigger 1, delay element 2, element 3, AND second trigger 4, control block 5, address register 6, multiplexer 7, accumulator 8 and data register 9. The control unit 5 (in Fig. 2 is highlighted with a dashed line) contains a generator of 10 clock pulses, an AND-11 element, an OR-NOT 12-14 element, a signal amplifier 15, a frequency divider 16, a trigger 17, an OR-NOT 18 element , shift register 19, regeneration address counter 20, element OR-NOT 21, signal amplifier 22, element OR-HB 23. The device operates as follows. The mode selection commands received at the RAM inputs set the triggers 1 used to store the mode selection commands into one state. The commands from triggers 1 are rewritten to the corresponding trigger 4, which are used for control, through delay elements 2 and elements 3. The unit consisting of one of the three% 4 causes the implementation of the corresponding RAM mode. Element 3 provides for the transfer of a comavda from trigger 1 to the corresponding trigger 4, provided that the other two triggers 1 are in the zero state, otherwise the execution of the command stored in trigger 1 is delayed until the trigger 4 is zeroed by command from unit 5 control & laziness upon completion of the execution of the corresponding mode. The reset of the triggers 1 occurs according to the same commands from the control unit 5. If two or three flip-flops 1 are changed into one state at the same time, the sequence of transmission of commands is triggable & 4, and, therefore, their completion is accomplished by different lengths of delays in delay elements 2. Due to the introduction of new elements and connections, the operative jcr memory on dynamic memory elements has the ability to automatically maintain a queue of write, read, and regenerate queues with minimization of the transition time from the realization of one application to the implementation of another, which allowed to increase the device performance and, besides Moreover, simplify the handling procedure & and to the memory of the central processor. The technical and economic effect from the introduction of the proposed device is due to the increase in the RAM speed and is expressed in saving 4% of the machine time. The invention is a random access memory on dynamic memory elements containing an address register, the output of which is connected to the first information input of the multiplexer, the second information input of which is connected to the first output of the control unit, the control input to the second output of the control unit, and the output is connected to the address input of the accumulator, the first and second control & The ellips inputs of which are connected respectively to the third and fourth outputs of the control unit, and the informational output is connected to the input of the data register, the output of which is the output of the device, and the control input is connected to the fifth output of the control unit, all that In order to improve the speed of the device, there are three groups in it {successively connected to the first m {shpger, delay element, and a second trigger, and the output of the iaTop flip-flop of the first group is connected to the first input of the unit. The second and third groups of the element inputs of the second and third groups of the second trigger are connected to the Brofita.t input of the control unit, the first input element of the first group and the second input of the third pearl element, the second output of the third pearl is connected to the third control input of the second the inputs of the first and second to the second groups, the control of the input of the third generators of the same name Tfyan are unified and connected respectively to the sixth and eighth outputs of the control box, the ninth output is connected to one of the first triggers & Groups, informational points of the first triggers of other groups are among the devices. Sources and forms, taken into account for the examination 1. Application Japan No. S4-5939, cl. 97 (7) C 19, publ. C. 1979. 2i Japanese Application No. 54-5659, “L. 97 (7) C 19, published. 1979 (prototype).