На чертеже изображена структурна схема устройства. Оно содержит регистр делимого 1, регистр делител 2, регистр частного 3, сумматор 4, блок управлени 5, блок делени на два 6, блок формировани дополнени 7,.основную схему сравнени 8, блок формировани цифр частного 9, схемы 10 и 11 сравнени с константами. Входы схем сравнени 10, 11 соединены с выходом 12 нулевой и первой тетрад регистра 1. Выходы схем сравнени 10, 11 соединены со входами 13, 14 схемы сравнени 8 и вхо дами блока управлени 5, с другими входами которого соединен выход 15 знакового разр да регистра 1 и выход 16, 17 схемы сравнени 8. Выход 15 соединен также со входом 18 схемы сравнени 8. Выход 19 старшей тетрадь регистра 2 соединен через блок б со входом 20 схемы сравнени 8 и входом блока формировани -; дополнени 7, выход которого соединен с входом 21 схемы сравнени .В, со входом 22 которого соединен выход . 23 первой и второй тетрад регистра :Выходы регистров 1 и 2 соединены со входами сумматора 4, выход которо го соединен с входом регистра 1. Выходы блока управлени 5 соединены с управл ющими входами регистров 1 и сумматора 4 и блока формировани цифр частного 9, выход которого соединен со вторым входом регистра 3. Работу устройства рассмотрим в предположении, что делитель предварительно нормализован таким образом чтобы его старша цифра была не мен ше п ти. Это может быть достигнуто путем дес тичного сдвига влево делимого и делител до по влени ненулевой цифры в старшем разр де дел тел , а при необходимости их после дующего удвоени - до получени в старшем разр де делител цифры , не меньше п ти. Первый, цикл делени выполн етс в следующем пор дке.. На вход схемы сравнени 10 поступает код нуле- вой и первой тетрад делимого с Ьыхо да 12 регистра 1. Если этот кодмен ше константы 05, на выходе схемы 10 по вл етс - сигнал,- поступающий на вход блока управлени 5, которы вырабатывает сигнал сдвига влево ре гистров 1 и 3 И через блок 9 запив младший разр д регис сывает ра- 3. Если код на выходе 12 больше или равен 05, блок 5 вырабатывает сигнал. По этому сигналу, в сумматоре 4 происходит вычитание делимог из делител , которое продолжаетс до получени отрицательной разности (по влени единичного сигнала на вы ходе 15 знакового разр да регистра или до получени на.выходе 12 регис ра 1 кода, меньшего, чем 05,.и по в ни сигнала на выходе схемы сравнени 10. Число вычитаний подсчитываетс в блоке формировани цифр частного 9, Последующие циклы выполн ютс следующим образом. После вычислени очередной цифры частного и формировани в регистре 1 кода остатка -код нулевой и первой тетрад остатка с выхода 12 поступает на вход-ы схем сравнени 10 и 11, код первой и второй тетрад остатка с выхода 23 поступает на вход 22 схемы сравнени 8, код первой и второй тетрад регистра делител 2 с выхода 19 поступает на вход блока 6, а с него на вход 20 и через блок формировани дополнени 7 на вход 21 схемы сравнени 8. На управл ющие входы 18, 14, 13 схемы сравнени 8 поступают сигналы с выхода 15 регистра 1 и с выходов схем сравнени 10 и 11 соответственно. При этом сигнал на выходе схемы сравнени 11 по вл етс , если код на ее входе больше или равен 05. Если ни один из выходов 16, 17 схемы сравнени не возбуждаетс , блок управлени 5 вьзрабатывает сигнал сдвига регистров 1 и 3 на один дес тичный разр д влево с одновременным занесением цифры частного с блока 9 в младший разр д регистра 3. Если сигнал на входе 18 схемы сравнени 8 равен нулю, сигнал на входе 14 равен единице и код на входе 22 больше кода на входе 20, возбуждаетс выход 16 схемы сравнени 8, сигнал с которого поступает на вход. блока управлени 5. По сигналу с блока 5 происходит вычитание делители из остатка (замена положительного остатка отрицательным). Если сигнал на входе 18 схемы сравнени 8 pgiвен единице, сигнал на входе 1-3 равен единице и код на входе, 22 не больше кода на входе 21, возбуждаетс выход 17 cxeivffii сравнени 8, сигнал с которого поступает на вход блока 5, по сигналу с выхода которого происходит сложение делител с остатком (замена отрицательного остатка положительным ) . После формировани остатка требуемого знака выпЬлн ютс сдвиг регистров 1 и 2, занесение цифры частного и переход к следующему циклу делени . Следующий цикл делени при положительном остатке (нулевой сигнал на выходе 15 регистра 1) выполн етс так же, как и первый цикл. При отрицательном остатке выполн етс последовательность прибавлений делител к остатку до по влени нул на выходе 15 или до по влени единичного сигнала на выходе схемы сравнени 11. Затем осуществл етс переход к следующему циклу. Были проведены расчеты, которые показали, что среднее число сложенийвычитаний на цифру частного в данном устройстве составл ет 2,5, что на 40% меньше,, чем в известном устройстве . Общее быстродействие с учетом сдвигов и предварительной нормализации повышаетс приблизительно на 30%,The drawing shows a block diagram of the device. It contains the register of the dividend 1, the register of the divisor 2, the register of the private 3, the adder 4, the control unit 5, the division unit by two 6, the unit for building the supplement 7, the basic comparison circuit 8, the digit generation unit of the private 9, circuit 10 and 11 compared with constants. The inputs of the comparison circuits 10, 11 are connected to the output 12 of the zero and first tetrads of the register 1. The outputs of the comparison circuits 10, 11 are connected to the inputs 13, 14 of the comparison circuit 8 and the inputs of the control unit 5, with the other inputs of which are connected to the output 15 of the sign bit register 1 and the output 16, 17 of the comparison circuit 8. The output 15 is also connected to the input 18 of the comparison circuit 8. The output 19 of the older notebook of the register 2 is connected via block b to the input 20 of the comparison circuit 8 and the input of the forming unit -; Supplement 7, the output of which is connected to the input 21 of the comparison circuit. B, to the input 22 of which the output is connected. 23 of the first and second tetrads of the register: The outputs of registers 1 and 2 are connected to the inputs of adder 4, the output of which is connected to the input of register 1. The outputs of control unit 5 are connected to the control inputs of registers 1 and adder 4 and the digitizer 9, which output connected to the second input of the register 3. We consider the operation of the device under the assumption that the divisor is preliminarily normalized so that its highest digit is not less than five. This can be achieved by a decimal shift to the left of the dividend and the divisor until a nonzero digit appears in the higher bit of the bodies, and if necessary, after the next doubling, to get the digit in the high bit, not less than five. The first division cycle is carried out in the following order. The input of the comparison circuit 10 is the code of the zero and first tetrads of the dividend from 12 register 1. If this code is constant 05, the output of the circuit 10 is the signal - arriving at the input of the control unit 5, which generates a shift signal to the left of registers 1 and 3 And after block 9, washing down the low-order register registers 3. If the code at output 12 is greater than or equal to 05, block 5 generates a signal. This signal, in adder 4, subtracts the divisor from the divider, which continues until a negative difference is obtained (a single signal appears on you during the 15th digit of the register or until 12 output of the 12 register is received, which is less than 05 ,. and the signal at the output of the comparison circuit 10. The number of subtractions is counted in the block of generating the quotient of the quotient 9, the subsequent cycles are performed as follows: After calculating the next quotient of the quotient and forming in register 1 of the rest code, the zero code and the first tetrads weaving from output 12 goes to the inputs of comparison circuits 10 and 11, the code of the first and second tetrads of the output from output 23 goes to input 22 of the comparison circuit 8, the code of the first and second tetrads of divider 2 from output 19 goes to the input of block 6, and From it to the input 20 and through the block forming the supplement 7 to the input 21 of the comparison circuit 8. The control inputs 18, 14, 13 of the comparison circuit 8 receive signals from the output 15 of register 1 and from the outputs of the comparison circuits 10 and 11, respectively. In this case, the signal at the output of the comparison circuit 11 appears, if the code at its input is greater than or equal to 05. If none of the outputs 16, 17 of the comparison circuit is excited, the control unit 5 generates a shift signal of registers 1 and 3 by one decimal If the signal at input 18 of the comparison circuit 8 is equal to zero, the signal at input 14 is equal to one and the code at input 22 is greater than the code at input 20, the output 16 of the comparison circuit 8, the signal from which is fed to the input. control unit 5. According to the signal from block 5, the dividers are subtracted from the remainder (the positive balance is replaced by a negative one). If the signal at input 18 of the comparison circuit 8 pgi unit is 1, the signal at input 1-3 is equal to one and the code at the input 22 is not greater than the code at input 21, the output 17 cxeivffii of comparison 8 is excited, the signal from which is fed to the input of block 5, according to the signal from the output of which the divider is added to the remainder (replacement of the negative residue by a positive one). After forming the remainder of the required sign, the registers 1 and 2 are shifted, the quotient is entered, and the next division cycle is passed. The next division cycle with a positive balance (zero signal at output 15 of register 1) is performed in the same way as the first cycle. With a negative balance, a sequence of additions of the divider to the remainder is performed before the appearance of zero at output 15 or until the appearance of a single signal at the output of the comparison circuit 11. Then the transition to the next cycle is made. Calculations were carried out which showed that the average number of additions of deductions per private figure in this device is 2.5, which is 40% less than in the known device. The overall response rate with shifts and pre-normalization increases by about 30%,