Claims (2)
Указанна цель достигаетс тем, что в устройство введены блок занесени и регистр скорректированного множимого, разр дные выходы которого подключены к первым входам соответствующих разр дов блока занесени , вторые разр дные входы которого подключены к выходам соответствующих разр дов регистра множимого, а третьи входы разр дов блока занесени подключены к выходам соответствующих разр дов регистра переноса, вторые разр дные входы сумматора подключены к выходам соотаетствующих разр дов блока занесени , управл ющий вход которого подключен к шестому выходу блока управлени и ко входу регистра множител , разр дные входы регистра скоррекгированного множимого подключены к выходам соотвегсгвующих разр дов сумматора. На чертеже изображена схема предлагаемого устройства. Схема включает сумматор 1, регистр 2 мнО жимого, регистр 3 множител , регисгр 4 переноса , блок 5 управлени , блок 6 занесени и регистр 7 скорректированного множимого. Устройство работает следующим образом. В исходном состо нии в тетрадах сумматора и регистра 2 зафиксированы цифры множимого . В регистре 3 множител занесен код мно жител , в регистре 7 зафиксировано нулевое значение, разр ды регистра 4 установлены в еди ницы. Операци умножени осуществл етс за п циклов из двух вспомогательных тактов. Сначала выполн етс первый вспомогательньш такт По сигналу Пуск блок управлени 5 выра-. батьгеает на своем выходе сигнал, который обеспечивает увеличение содержимого всех тетрад сумматора на 6. Затем осуществл етс зане сение в регистр 7 содержимого сумматора и сброс последнего. На этом заканчиваетс первый вспомогательный такт. Далее выполн ютс п циклов, причем на каждом отрабатываетс текуща цифра множител , начина с младшей. За первый цикл отрабатываетс младща цифра множител . Блок 5 управлени при отсутствии сигнала на входе вырабатывает сигнал, по которому начинает вы полн тьс первый такт сложени : осуществл етс вычитание единицы из кода младшей тетрады , регистра 3 множител , разрешаетс передача в тетрады сумматора 1 дл сложени кодов тетрад регистра 2 или 7. При этом, есл;; в процессе предыдущего суммировани в тетра де сумматора 1 возникает перенос, то в соответствующем разр де регистра переноса устанав ливаеге 1, что обеспечивает передачу в эту тетраду сумматора дл суммировани кода соо ветствующей тетрады регистра 7. Если на предшествующем сложении в данной тетраде не воз никает перенос, то соответствующий разр д регистра 4 переноса остаетс в .нулевом состо нии , что обеспечивает открывание соответствую щего разр да блока 6 занесени , что в свою очередь обеспечивает передачу в эту тетраду кода из соответствующей тетрады регистра This goal is achieved by introducing into the device a recording block and a corrected multiplicative register, the bit outputs of which are connected to the first inputs of the corresponding bits of the transfer block, the second bit inputs of which are connected to the outputs of the corresponding bits of the register of the multiplicable, and the third inputs of the bits of the block the inputs are connected to the outputs of the corresponding bits of the transfer register, the second bit inputs of the adder are connected to the outputs of the corresponding bits of the recording unit, the control input of which is connected to a sixth output of the control unit and to the input of the multiplier register The discharge skorrekgirovannogo multiplicand register inputs connected to the outputs of the adder rows sootvegsgvuyuschih discharge. The drawing shows a diagram of the proposed device. The circuit includes an adder 1, a multiplier register 2, a multiplier register 3, transfer register 4, a control block 5, a recording block 6, and a corrected multiplicative register 7. The device works as follows. In the initial state, the multiplier numbers were fixed in the tetrads of the adder and register 2. In multiplier register 3, the multiplier code is entered, register 7 is fixed to zero, register bits 4 are set to one. The multiplication operation is performed in n cycles of two auxiliary clock cycles. First, the first auxiliary clock is executed. On the Start signal, the control unit 5 is expressed. The output signal at its output, which provides an increase in the content of all the tetrads of the adder by 6. Then, the register is entered in register 7 of the contents of the adder and the latter is reset. This completes the first auxiliary beat. Next, n cycles are performed, and the current number of the multiplier is worked out on each one, starting with the youngest. For the first cycle, the number of the multiplier is fulfilled. The control unit 5, when there is no signal at the input, generates a signal that starts the first addition cycle: the unit is subtracted from the code of the lower tetrad, the multiplier register 3, transfer to the tetrads of the adder 1 is allowed to add the codes of the tetrads of register 2 or 7. this, esl ;; during the previous summation in tetra de adder 1, a transfer occurs in the corresponding transfer register register setting 1, which ensures that an adder is transferred to this tetrad to sum the code of the corresponding tetrad register 7. If there is no transfer in the previous addition in this tetrad then the corresponding bit of register 4 of the transfer remains in the zero state, which ensures the opening of the corresponding bit of block 6 of the entry, which in turn ensures the transmission to this tetrad of code from the corresponding related register tetrade
2. По завершении передачи в сумматоре 1 производитс сброс регистра 4 переноса. Такт сложени считаетс законченным после двоичного суммировани содержимого сумматора с кодом , переданным на него через блок 6 занесени . В этом сл)чае в разр дах регистра 4 пере носа, соответствующих тефадам, в которых возник перенос, устанавливаетс единичное значение . 14 Если на входе блока 5 управлени сигнал отсутствует, то начинает вытюлн тьс следующий такт сложени . Эти такты выполн ютс до тех пор, пока после очередного такта в младшей тетраде регистра 2 не по витс нулевое значение. В этом случае блок 5 управлени вырабатывает сигнал, который обеспечивает сдвиг.на четыре разр да вправо кодов в регистре 3 и сумматоре 1 и на один разр д - кода регистра 4 переноса, чем завершаетс цикл отработки младщей цифры множител . Все остальные циклы выполн ютс аналогичным образом. После выполнени последнего устройство отрабатывает второй вспомогательный такт, обеспечивающий коррекцию произведени , зафиксированного в сумматоре. На этом такте по сигналу блока управлени разрешаетс вычитание 6 из тех тетрад, в которых во врем последнего сложени не возникло переноса. Таким образом, введение регистра скорректированного множимого и блока занесени в предлагаемом устройстве позвол ет сократить врем сложени кодов в сумматоре, за счет чего увеличилось быстродействие выполнени операции умножени . Формула изобретени Устройство дл умножени дес тичных чисел, содержащее блок управлени , регистр множимого , регистр множител , сумматор и регистр переноса , разр дные выходы которого подключены к первым разр дным входам сумматора, вход блока управлени подключен к выходу регистра множител , управл ютций вход которого подключен к первому выходу блока управлени , к первому управл ющему входу сумматора и к первому управл ющему входу регистра переноса, второй управл ющий вход которого подключен ко второму выходу блока управлени , третий, четвертый, п тый и шестой выходы которого подключены соответственно ко второму, третьему, четвертому и п тому управл ющим входам сумматора, выходы переноса каждого разр да которого подключены к соответствуютцим входам регистра переноса, отличающеес тем, что, с целью повышени быстродействи , в устройство введены блок занесени и регистр скорректированного множимого, разр дные выходы которого подключены к первым входам соответствующих разр дов блока занесени , вторые разр даые входы которого подключены к выходам соответствующих разр дов регистра множимого, а третьи входы разр дов блока занесени подключены к выходам соответствующих разр дов регистра переноса, вторые разр ;шые входы2. Upon completion of the transfer in adder 1, the transfer register 4 is reset. The addition cycle is considered complete after the binary summation of the contents of the adder with the code transmitted to it via block 6. In this case, in the bits of the register 4 transfer, corresponding to the tefad, in which the transfer occurred, a single value is set. 14 If there is no signal at the input of the control unit 5, the next addition cycle begins to be extracted. These clock cycles are executed until after the next clock cycle in the lower tetrad of register 2 the zero value does not appear. In this case, the control unit 5 generates a signal that provides a shift to four bits to the right of the codes in the register 3 and the adder 1 and one bit of the code of the transfer register 4, which ends the cycle of the lower-order digit multiplier. All other cycles are performed in a similar manner. After the last one, the device performs the second auxiliary clock, which provides for the correction of the product recorded in the adder. At this cycle, the control unit's signal allows the subtraction of 6 of those tetrads in which no transfer occurred during the last addition. Thus, the introduction of the register of the adjusted multiplier and the block of the entry in the proposed device allows to reduce the time of addition of the codes in the adder, thereby increasing the speed of the multiplication operation. An apparatus for multiplying decimal numbers comprising a control unit, a multiplicative register, a multiplier register, an adder and a transfer register, the bit outputs of which are connected to the first bit inputs of the adder, the input of the control unit is connected to the output of the multiplier register, the control inputs of which are connected to the first output of the control unit, to the first control input of the adder and to the first control input of the transfer register, the second control input of which is connected to the second output of the control unit, t The fourth, fifth and sixth outputs of which are connected respectively to the second, third, fourth and fifth control inputs of the adder, the transfer outputs of each bit of which are connected to correspond to the inputs of the transfer register, in order to increase speed, the device is entered into a block of entry and a register of corrected multiplier, the bit outputs of which are connected to the first inputs of the corresponding bits of the block of entry, the second bit inputs of which are connected to the outputs of the corresponding constituent bits of the multiplicand register and the third inputs bits Named unit connected to the outputs of the respective bits of transfer register, the second bit; shye inputs