Сута (размет) Устройство относитс к автома1-ике и вычислительной технике, а именно к арифметическим устройствам дл обработки двоичных чисел в допо нительном коде. Целью изобретени вл етс упрощение устройства. На. чертеже представлена функциональна схема последовательного уст ройства дл делени чисел в дополни тельном коде. Устройство содержит регистр 1 де лимого-остатка (РДО), узел 2..суммировани -вычитани , узел 3 формирован ( частного, вход 4 делител устрой ства, регистр 5 частного (РЧ), вход 6 управлени сбросом и блокировки устройства. РДО 1 предназначен дл хранени делимого перед выполнением операции , а также в первом и втором циклах делени и дл хранени остат ков в последующих циклах. РЧ 5 предназначен дл приема, хранени и сдвига результата операции делени . Делитель подаетс на вход 4 из внешнего запоминающего устройства. Обобщенна структура узла 2 суммировани -вычитани описываетс еле дующими выражени ми; Gi. cl. ®D.® С., ; ) iM « . где Q. - значение 1-го разр да результата суммировани либо вычитани ; С - функции переноса (заема); т.- - сигнал управлени режимом суммировани -вычитани .; d, ,D. - значени i-ro разр да делимого-остатка и делител соответст венно. В соответствии.с алгоритмом деле ни без восстановлени остатка, смы лом переменной т- вл етс текущее значение разр да частного, которое определ етс исхоД из алгоритма, и следующего выражени : Т п« где знаки делимого-остатка полученного в предьщущем цикле, и делител соответственно. Из вьтражени (1) , ледовательно. m, Q.©Dn- (.(.)0п- K0Cn.)0(V©M a©Vi - 0. .) Таким образом, формирование текущего разр да частного осуществл етс из соотношени .знака делимого (остатка ) и переноса в знаковый разр д, получаемого при суммировании либо вычитании . -Так как перенос в знаковый разр д формируетс раньше на один такт, чем сам знак, то разр д частного , полученный из выражени (3), вл етс сигналом коммутации режима суммировани в совмещенном узле суммировани -вычитани . Устройство работает следующим образом. Перед началом операции делени в РДО t загружаетс делимое, а РЧЗ обнул етс по сигналам, поступающим на входы управлени 6. Одновременно инициируетс выборка делител из запоминающего устройства на входе 4. Выборка делител производитс в дальнейшем в каждом цикле операции; Делимое хранитс в РДО 1, а делитель поступает на вход 4 в виде последовательных чисел, представленных дополнительными кодами, младшими разр дами вперед. Знаковый разр д поступает последним. В первом цикле операции производитс суммирование либо вычитание делител из делимого в узле суммировани -вычитани 2, при этом,в соответствии с выражением (3), определ етс знак частного в узле 3 формировани частного,который записываетс в .РЧ 5.Запись результата в РДО 1 при зтом блокируетс и он продолжает хранить делимое. Во втором цикле операции начинаетс собственно процедура делени : делимое и делитель поступают на информационные входы узла суммировани -вычитани 2, а на его управл ющий вход поступает значение знака частного из узла 3 формировани частного, полученного в первом цикле. При этом, если значение знака рав , производитс суммирование . делимого и делител , если равно вычитание делител и делимого в соот ветствии с выражением (1). В этомSuta (markup) The device relates to automation and computing, namely, to arithmetic devices for processing binary numbers in an auxiliary code. The aim of the invention is to simplify the device. On. The drawing shows a functional diagram of a sequential device for dividing numbers in an additional code. The device contains a register 1 deimogogo-residue (RDO), a node 2..summing-subtracting, a node 3 is formed (private, the input 4 is a device divider, the register 5 is private (RF), the input 6 controls the reset and lock device. RDO 1 is designed for storing the dividend before performing the operation, as well as in the first and second division cycles and for storing residues in subsequent cycles. RF 5 is intended for receiving, storing and shifting the result of the division operation. The divider is fed to input 4 from the external storage device. 2 sum The reading comprehension is described by the following expressions: Gi. cl. ® D. S. C.,;) iM ". where Q. is the value of the 1st bit of the result of the summation or subtraction; С - transfer functions (loan); T.– - control signal for sum-subtract mode; d, d. - the value of the i-ro bit of the dividend-remainder and the divisor, respectively. According to the algorithm without any restoration of the remainder, the variable variable is the current value of the private bit, which is determined from the algorithm, and the following expression: T n "where the signs of the dividend-remainder obtained in the previous cycle, and respectively. From the result (1), therefore. m, Q. © Dn- (. (.) 0п- K0Cn.) 0 (V M M a Vi - 0..) Thus, the formation of the current bit of the quotient is carried out from the ratio of the divisible (remainder) and transfer in the sign bit obtained by summation or subtraction. Since the transfer to the sign bit is formed one clockwise than the sign itself, then the bit of the quotient obtained from expression (3) is the switching signal of the summation mode in the combined summation-subtracting node. The device works as follows. Before the start of the division operation, the dividend is loaded in the RDO t, and the RFP is zeroed by signals received at the control inputs 6. Simultaneously, the divider is sampled from the storage device at input 4. The divider is sampled later on in each operation cycle; The dividend is stored in RDO 1, and the divisor is fed to the input 4 in the form of consecutive numbers, represented by additional codes, in lower digits ahead. The sign bit comes last. In the first cycle of the operation, the divider is subtracted or subtracted from the dividend in the summation-subtraction node 2, while, according to expression (3), the sign of the quotient at the quotient 3 of the quotient is defined, which is recorded in. 1 is blocked during this process and it continues to store the dividend. In the second cycle of operation, the division procedure itself begins: the dividend and divisor arrive at the information inputs of the summation-subtraction node 2, and the value of the sign of the quotient from the private formation node 3, obtained in the first cycle, enters its control input. In this case, if the value of the equal sign is, summation is performed. divisible and divisor, if equal is the subtraction of the divisor and the divisible in accordance with expression (1). In that
и последующих циклах производитс запись остатка в РДО 1, причем,так как узел суммировани -вычитани 2 вносит задержку на один такт, автоматически осуществл етс сдвиг остатка влево. Старший разр д частного определ етс в конце второго цикла из выражени (3) и в дальнейшем записываетс в РЧ 5, который имеет разр дность на единицу большую,чем формат операндов, за счет чего автоматически осуществл етс сдвиг полученных в предвдущих циклах разр дов частного влево.and subsequent cycles, the remainder is recorded in RDO 1, and, since the summation-subtraction node 2 introduces a delay of one cycle, the remainder is automatically shifted to the left. The upper bit of the quotient is determined at the end of the second cycle from expression (3) and is further recorded in RF 5, which has a bit per unit greater than the format of the operands, thereby automatically shifting the bits of the quotient received in the previous cycles. .
Третий и последующие циклы операции осуществл ютс аналогично второму циклу. Процесс делени продолжаетс до тех пор, пока е будут сформированы все цифры результата.The third and subsequent cycles of the operation are carried out similarly to the second cycle. The division process continues until all digits of the result are generated.
Подсчет циклов операции осуществл етс в устройстве управлени .The operation cycle count is performed in the control device.