Изобретение относитс к вычислительной технике и может найти применение в арифметических устройствах . Известно устройство дл делени двоичных чисел, содержащее регистр делител , сумматор, регистр частного , блок анализа знаков, блоки передачи кодов, два элемента И, два элемента ИЛИ, блок выработки корректирующей единицы, соединенные таким об разом, что в зависимости от результата сравнени знаков делител и сумматора передача делител из сумматор осуществл етс пр мым или обрат ным кодом через блоки передачи кодов и вырабатываетс очередйа цифра частного . Наиболее близким к предлагаемому вл етс устройство делени чисел бе восстановлени остатка, содержащее регистр делимого, регистр делител , регистр частного, с-умматор, преобразователь пр мого кода в дополнительный , блок анализа знаков, блок коррекции частного, элементы И, элементы ИЛИ, соединенные таким образом, что в зависимости от результата анализа знаков делимого и делител пере дача делител на сумматор осуществл етс пр мым или обратным кодом через преобразователь кодов и -вырабатываетс очередна цифра частного Недостаток известных устройств дополнительные затраты оборудовани на реализацию элементов И и элементов ИЛИ. Цель изобретени - упрощение устройства . Поставленна цель достигаетс тем, что в устройство дл делени чисел без восстановлени остатка, содержащее регистр делител , выход которого подключен к первому входу преобразовател пр мого кода в дополнительный, выход которого подключен к первому входу сумматора, второй вход которого подключен к выходу регистра делимого , блок коррекции частного, первый вход которого соединен с выходом старшего разр да регистра делимого, а второй вход подключен к выходу старшего разр да регистра делител и к первому входу блока анализа знаков, выход которого подключен ко входу младшего разр да регистра частного, выход блока коррекции частного соединен с выходом устройства и с вторым входом преобразовател пр мого кода в дополнительный, третий вход которого подключен к выходу младшего разр да регистра частного, причем выход каждого разр да сумматора соединен со входом соответствующего раз р д-а регистра делимого со сдвигом влево на один разр д, а выход старшего разр да сумматор подключен,ко второму входу .блока анализа знаков. На чертеже изображена схема предлагаемого устройства. Устройство содержит регистр 1 делител , преобразователь 2 пр мого кода в дополнительный, сумматор 3, регистр 4 делимого, блок 5 анализа знаков, блок б коррекции частного, регистр 7 частного, выход 8 устройства . Выход регистра 1 делител подключен к первому входу преобразовател 2 пр мого кода в дополнительный, выход которого подключен к первому входу сумматора 3, второй вход сумма тора 2 соединен с выходом регистра 4 делимого, вход которого подключен к. выходу сумматора 3 со сдвигом влево на один разр д. Выход старшего ра р да регистра делител соединен с первым входом блока 5 анализа знаков и с вторым входом блока б коррекции частного. Выход старшего разр да сум матора 3 подключен ко второму входу блока 5 анализа знаков, а выход стар шего разр да регистра 4 делимого к первому входу блока б коррекции частного. Выход блока 5 анализа знаков соединен со входом ушадшего разр да регистра 7 частного, выход кот рого подключен к третьему входу пре образовател 2 пр мого кода в допол нительный, а выход блока б коррекции частного - со вторым входом пре образовател 2 кодов и с выходом 8 устройства. Устройство делени чисел без вос становлени остатка работает следую щим образом. Перед началом вычислени делимое записываетс в регистр 4 делимого, делитель - в регистр 1 делител , состо ние регистра 7 частного безразличное , блок б коррекции частного записывает в триггер, имеющийс в его составе, значение результата сравнени знаков делимого и делител . Если знаки операндов в исходном состо нии -равны, то в первом цикле вычислени происходит вычитание дел тел из делимого, если знаки не рав ны, тов первом цикле вычислени пр исходит сложение делител и делимог . на сумматоре 3. Дл этого в первом цикле вычислени управленце работой преобразовател пр мого кода в дополнительный осуществл етс выходом блока б коррекции частного. Таким образом, на входы сумматор 3, п первом цикле вычислени поступа ет делимое в пр мом коде, а делитель - в пр мом или дополнительном коде. В конце первого цикла вычислени по результату анализа знаков делител и полученной суммы блок 5 анализа знаков формирует значение первой цифры частного, вл ющейс знаком частного, которое записываетс в младший разр д регистра 7 частного одновременно со сдвигом влево на один разр д. Если знаки делител и полученной суммы равны,:то в младший разр д регистра 7 частного записываетс единица, если знаки не равны - нуль. В это же врем , в момент записи очередной цифрЫ частного, полученна на сумматоре 3 сумма записываетс в регистр 4 делимого со сдвигом влево на один разр д,при этом в младший разр дрегистра 4 делимого записываетс нуль. Во втором цикле значение продвинутой влево предьщущей суммы из регистра 4 делимого подаетс на вход сумматора 3 в пр мом коде. Управление работой преобразовател пр мого кода в дополнительный осуществл етс уже не выходом блока 6 коррекции частного, а выходом младшего разр да регистра 7 частного, значение которого вл етс результатом анализа знаков делител и непредвинутой . суммы предыдущего цикла вычислени . Если значение цифры частного, полученной в предыдущем цикле, вл етс единица, то делитель подаетс на сумматор. 3 в дополнительном коде, если цифра частного равна нулю, то на вход сумматора 3 делитель поступает в пр мом коде. Получение очередной цифры частного происходит аналогично первому циклу. Таким образом, начина со второго цикла в каждом цикле передачей на. сумматор 3 делител управл ет значение -цифры частного, полученной в предыдущем цикле. Пример. Делимое А 0,011, делитель В 0,111, дополнительный код делител 1,001. e-ign А 0, В О, следовательно , в первом цикле на сумматоре из делимого А вычитаетс делитель В (А +J BlAon) I . Поскольку запись очередной цифры частного в регистр 7 частного проис ,ходит в момент сдвига влево, то на этом регистре накапливаетс результат делени . Количество необходимых циклов определ етс разр дностью операндов . Следует отметить, что при делении чисел возможно переполненное разр дной сетки устройства ./В этих , случа х истинным результатом операции делени вл етс число, больше / единицы, или вообще ре,йультат нлг су- /The invention relates to computing and can be used in arithmetic devices. A device for dividing binary numbers is known, which contains a divider register, an adder, a private register, a character analysis block, code transmission blocks, two AND elements, two OR elements, a corrective unit generating unit, connected in such a way that, depending on the comparison result of the divisor characters and the adder, the divider is transferred from the adder by a forward or reverse code through the code transmission blocks and a queued private digit is generated. The closest to the proposed is a device for dividing the numbers without restoring the remainder, containing the dividend register, the divider register, the private register, the c-matmator, the direct code to the additional code converter, the character analysis block, the private correction block, the AND elements, and OR elements connected According to the fact that, depending on the result of the analysis of the characters of the dividend and the divisor, the divider is transferred to the adder by a direct or reverse code through the code converter and the next private digit is generated. known devices, additional equipment costs for the implementation of AND elements and OR elements. The purpose of the invention is to simplify the device. The goal is achieved by the fact that the device for dividing numbers without restoring the remainder contains a divider register, the output of which is connected to the first input of the direct code to auxiliary converter, the output of which is connected to the first input of the adder, the second input of which is connected to the output of the register of the dividend, block correction private, the first input of which is connected to the output of the high bit of the register of the dividend, and the second input is connected to the output of the high bit of the register of the divider and to the first input of the character analysis block D of which is connected to the low-order input of the private register, the output of the private correction block is connected to the output of the device and to the second input of the direct code to additional converter, the third input of which is connected to the low bit output of the private register, and the output of each digit of the adder is connected to the input of the corresponding times of the p d-a register of the dividend is shifted to the left by one bit, and the output of the high bit of the adder is connected to the second input of the character analysis block. The drawing shows a diagram of the proposed device. The device contains a register 1 divider, a converter 2 direct code into an additional, adder 3, register 4 divisible, block 5 analysis of characters, block b correction private, register 7 private, output 8 devices. The output of register 1 of the divider is connected to the first input of the converter 2 of the direct code to the additional one, the output of which is connected to the first input of the adder 3, the second input of the sum of the torus 2 is connected to the output of the register 4 of the dividend, the input of which is connected to the output of the adder 3 with a left shift bit. The output of the higher order of the register divider is connected to the first input of the character analysis block 5 and to the second input of the private correction block b. The output of the higher bit of sum 3 is connected to the second input of block 5 of character analysis, and the output of the high bit of register 4 divisible to the first input of block b is a private correction. The output of the character analysis block 5 is connected to the input of a dimmed register bit 7 of the private, the output of which is connected to the third input of the converter 2 of the direct code to the additional one, and the output of the block b of the correction of the private code with the second input of the converter 2 codes and with the output 8 devices. The device for dividing numbers without restoring the remainder works as follows. Before starting the calculation, the dividend is recorded in the register 4 of the dividend, the divisor is in the register 1 of the divider, the state of the private register 7 is indifferent, the private correction block B records in the trigger, which is in its composition, the value of the result of comparing the characters of the dividend and the divisor. If the signs of the operands in the initial state are equal, then in the first cycle of calculation the subtraction of the bodies from the dividend occurs, if the signs are not equal, the addition of the divisor and divimogue occurs in the first cycle of calculation. on adder 3. To do this, in the first cycle of the calculation by the manager, the operation of the direct code to additional converter is performed by the output of the private correction block b. Thus, the inputs of the adder 3, the first cycle of the calculation, receive the dividend in the forward code, and the divisor in the forward or additional code. At the end of the first cycle of calculation, by analyzing the divider character and the resulting amount, the character analysis unit 5 generates the value of the first private digit, which is the private sign, which is written to the low-order bit of the private 7 register simultaneously with a left shift by one bit. the resulting sum is equal to: then a one is written to the lower-order bit of the private register; if the characters are not equal, zero is written. At the same time, at the moment of recording the next digit of the quotient, the sum received on the adder 3 is written into the register 4 of the dividend with a left shift by one bit, while the lower bit of the register 4 of the dividend is written zero. In the second cycle, the value of the leading to the left sum from the register 4 of the dividend is fed to the input of the adder 3 in the forward code. The control of the operation of the direct code to the additional converter is no longer carried out by the output of the private correction unit 6, but by the low-order output of the private register 7, the value of which is the result of the analysis of the divisor characters and is non-mobile. sums of the previous calculation cycle. If the value of the quotient obtained in the previous cycle is one, then the divisor is fed to the adder. 3 in the additional code, if the quotient number is zero, then the divisor 3 is input to the input of the adder in the forward code. Receiving the next private digit is similar to the first cycle. Thus, starting with the second cycle in each cycle, transfer to. adder 3 divider controls the value of the -digit digit obtained in the previous cycle. Example. The divisible A 0,011, the divider B 0,111, the additional code of the divisor 1,001. e-ign A 0, B O, therefore, in the first cycle on the adder, the divisor B (A + J BlAon) I is subtracted from the dividend A. Since the recording of the next digit of the quotient in the register of the quotient 7 occurs at the moment of the shift to the left, the result of the division accumulates on this register. The number of cycles required is determined by the width of the operands. It should be noted that when dividing numbers, the device’s overflow grid is possibly overflowing ./ In these cases, the true result of the division operation is a number greater than / unit, or generally, a result of which is su- /
ществует. Поскольку устройства, оперирующие с числами с фиксированной зап той,не могут представл ть числа, равные 1 или 1, то при делении таких чисел полученный результат будет неверным. Поэтому дл выработки признака, указывающего на переполнение разр дки сетки устройства, выходexists. Since devices operating with fixed-point numbers cannot represent numbers equal to 1 or 1, when dividing such numbers, the result obtained will be incorrect. Therefore, in order to generate a sign indicating an overflow in the discharge of the device’s grid, the output
signsign
001001