SU650085A2 - Solving unit of digital integrating structure - Google Patents
Solving unit of digital integrating structureInfo
- Publication number
- SU650085A2 SU650085A2 SU762387190A SU2387190A SU650085A2 SU 650085 A2 SU650085 A2 SU 650085A2 SU 762387190 A SU762387190 A SU 762387190A SU 2387190 A SU2387190 A SU 2387190A SU 650085 A2 SU650085 A2 SU 650085A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- node
- input
- register
- bus
- output
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к области BbimiCлительной техники и предназначено дл использовани в цифровой интегрирующей структуре. По основному авт. с-в. № 551669 известен решающий блок цифровой интегрирующей структуры. Дл такого решающего блока характерна недостаточна производительность. Целью изобретени вл етс ловыщение производительности. Поставленна цель достигаетс те.м, что в решающий блок дополнительно введены узел умножени , сумматор частичных произведений , регистр частичных ироизведекий , дешифратор, регистр иосто нного коэффициента , причем первые и вторые входы регистров посто нного коэффициента и частичных произведений соединены соответственно с шиной сброса и шиной выработки независимой переменной. Третий и четвертый входы регистра посто нного коэффициента соеди1 ены соответственно с шиной выбора номера решающего блока и с шиной ввода иосто нного коэффициента. Выход регистра иосто нного коэффициента соединен с п тым входом этого регистра и первым входом дополнительного узла умножени , второй вход и выход которого соединены соответственно с выходом узла настройки и первым входом сумматора частичных произведений , BTOpoii вход н выход которого соединены соотзетсзенно с выходом решстра частичных произведенн; и третьим входом регистра частичных произведений, входом дешифратора, зыход которого соединен с входом узла настрочки. На чертеже показан: структурна схема предлагаемого блолл. Решающий блок содержит сумматор / входных приран1ен.::й, узел 2 образовани подынтегральной функипл, узел 3 умножени , узел 4 образовани остатка интеграла, узел 5 масштабировлни , регистр 6 хранени кода операций, узел 7 выделени выходных приращений, узел 5 выполнени операции ограничени , узел 9 вьгполнении знаковой функци;, узел W нгстройх. регистр // посто нного коэффиц)нта, узел 12 умножени , сумматор /о -мстичнь х произведений , регистр /- частиччыч произзедсний , дешифратор 15, iii.:i:iy 16 сброса, шину /7 ввода начальных значений, шину IS выбора номера решающего блок, шину 19 выработки незавпсимоП перемгнмой, ш ;у 20 занесени кода операцин, выходн} О шину 2J, шину 22 переполнени , шину .26 нзода посто нного коэффициента. Узел 2 состоит из суммлтора подынтсгральной ф нкци;..|. :ыходы которого черезThe invention relates to the field of Bbimic Technology and is intended for use in a digital integrating structure. According to the main author. sv No. 551669 known decisive unit of the digital integrating structure. For such a decisive block, insufficient performance is characteristic. The aim of the invention is to increase productivity. The goal is achieved by the fact that the multiplication unit, the partial product adder, the partial information register, the decoder, the constant coefficient register are added to the decision block, the first and second inputs of the constant coefficient registers and the partial products are connected to the reset bus and the bus, respectively. development of an independent variable. The third and fourth inputs of the constant coefficient register are connected respectively to the bus for selecting the number of the decision block and to the input bus and constant coefficient. The output of the register and the constant coefficient is connected to the fifth input of this register and the first input of the additional multiplication node, the second input and output of which are connected respectively to the output of the setting node and the first input of the summator of partial products, the BTOpoii input and output of which are connected respectively to the output of the rester partial produced; and the third input of the register of partial products, the input of the decoder, the output of which is connected to the input of the setting node. The drawing shows: structural diagram of the proposed bloll. The decisive block contains the adder / input limit. :: th, the integrand function node 2, the multiplication node 3, the integral remainder node 4, the scaling node 5, the operation code storage register 6, the output increment selection node 7, the restriction operation node 5, node 9 is a symbolic function ;, node W register // constant coefficients, multiplication node 12, adder / about-mst products, register / -particle output, decoder 15, iii.:i:iy 16 reset, bus / 7 input of initial values, number IS bus decisive unit, production bus 19 independent of Pemgunma, w; 20, entry code operatsin, exit} O bus 2J, bus 22 overflow, bus .26 nzoda constant coefficient. Node 2 consists of an addendum subunit function; .. |. : outputs through
регистр .подынтегральной функции и элемент задержки соединены со своими входами , узел - из сумматора остатка интеграла , выходы которого через регистр остатка интеграла и элемент задержки соединены со своими входами.the register. The integrand function and the delay element are connected to its inputs, the node is from the adder of the integral residue, whose outputs through the integral remainder register and the delay element are connected to its inputs.
Рассмотрим работу решающего блока во всех режимах.Consider the work of the decision block in all modes.
В режиме цифрового интегрировани ио шине /7 через узел 5 в узел 2 занос тс начальные данные, а s регистр 6 записываетс соответствующий код. Структура решающего блока настраиваетс на выиолнение операции численного интегрировани .In the digital integration mode on the bus / 7, through node 5, the initial data is entered into node 2, and s register 6 records the corresponding code. The structure of the decision block is tuned to perform a numerical integration operation.
Приращени подынтегральной функции в виде посто нных сигналов «+1 или «-1 до ши.не 17 через узел 5 поступают на вход сумматора /. Полученна в сумматоре / сумма приращений поступает иа вход узла 2, где происходит ее суммирование со значением подынтегральной функции предыдущего щага решени , и полученное новое значение подынтегральной функции поступает на вход узла 3. В узле 3 образуетс произведение значени подынтегральной функции на приращение независимой переменной , которое по щине 19 через узел 10 поступает на второй вход узла 3.The increments of the integrand in the form of constant signals "+1 or" -1 to the bus width 17 rather than through the node 5 are fed to the input of the adder /. The summation in the adder / sum of the increments enters the input of node 2, where it is summed with the value of the integrand function of the previous solution, and the resulting new value of the integrand function enters the input of node 3. At node 3, the product of the value of the integrand is generated by the increment of the independent variable, which on the splint 19 through the node 10 enters the second input of the node 3.
В узле 4 происходит сложение полученного после узла 3 некзантованного приращени интеграла с остатком интеграла предыдущего щага и происходит образование иового значени остатка интеграла, а полученна сумма постуиает через узел 10 в узел 7, где ио сигналу, поступающему по щиие 19, происходит выделение квантованного приращени интеграла, которое через узел 10 поступает на шину 21.In node 4, the non-quantized increment of the integral obtained after node 3 is added to the remainder of the integral of the previous step, and the final value of the integral remainder is formed, and the resulting sum is transferred through node 10 to node 7, where the quantized integral increment is extracted to the signal received by block 19 which through node 10 enters the bus 21.
В режиме суммировани в узел 2 записываетс нуль, а в регистр 6 записываетс соответствующий код. Структура рещаюи1,его блока настраиваетс на выполнение операции суммиро,вани .In the summation mode, zero is written to node 2, and the corresponding code is written to register 6. The structure is resolved1, its block is configured to perform the operation of summation, vanilla.
Приращени подынтегральной функции ио щине 17 через узел 5 поступают на вход сумматора /. Полученна в сумматоре / сумма приращений запоминаетс в узле 2 и поступает через узел 10 на вход узла 7. Узел 7 в режиме суммировани производит анализ модул знака поступающего значени суммы приращений и выдачу приращений со знаком суммы приращений (если значение суммы приращений не равно 0) через узел 10 на щину 21 с обратным знаком - на вход сумматора /, где они складываютс с приращени ми подынтегральной функции.The increments of the integrand of the interface 17 through the node 5 are fed to the input of the adder /. The increment sum received in the adder is stored in node 2 and fed through node 10 to the input of node 7. In summation mode, node 7 analyzes the sign modulus of the incoming value of the sum of increments and outputs increments with the sign of the sum of increments (if the value of the sum of increments is not 0) node 10 on the bar 21 with the opposite sign — to the input of the adder /, where they add up to the increments of the integrand.
В режиме операции ограничени но щине 17 через узел 5 в узел 2 занос тс начальные данные, а по щине 20 в регистр 6 - соответствующий код. Структура решающего блока настраиваетс на выполнение операции ограничени .In the operation mode, the restriction of the pin 17 through the node 5 to the node 2 is entered the initial data, and on the plate 20 in the register 6 - the corresponding code. The structure of the decision block is configured to perform a constraint operation.
Приращени подынтегральной функции по шине /7 через узел 5 поступают на вход The increments of the integrand over the bus / 7 through the node 5 are fed to the input
сумматора /. Полученна в сумматоре / сумма приращений поступает в узел 2, где она суммируетс со значением подынтегральной функции предыдущего шага li полученное новое значение подынтегральной функции через узел W поступает ,в узел 7 выделени выходных приращений, который анализирует модуль и знак поступившего числа и в случае положительного его значени выдает приращени на вход узла 8, на второй вход которого поступает приращение машинной переменной с шины 19. Узел 8 пропускает приращени машинной переменной через узел 10 на шину 21 в том случае , если с выхода узла 7 на вход узла 8 поступают приращени , т. е. когда значение подынтегральной функции положительно. В случае отрицательного значени подынтегральной функции узел 7 не выдает приращени , и узел 8 не проиускает приращени машииной переменной на шину 21.adder. Received in the adder / the sum of the increments goes to node 2, where it is summed up with the value of the integrand of the previous step li the resulting new value of the integrand through the node W goes to the output incrementing node 7, which analyzes the module and the sign of the incoming number and if it is positive value gives the increments to the input of the node 8, to the second input of which the machine variable is incremented from the bus 19. The node 8 passes the increments of the machine variable through the node 10 to the bus 21 in the event that From the output of node 7 to the input of node 8, increments are received, i.e., when the value of the integrand is positive. In the case of a negative value of the integrand, the node 7 does not increment, and the node 8 does not increment the variable by the machine on the bus 21.
В режиме функции знака по шине 17 через узел 5 в узел 2 занос тс начальные данные, а но шине 20 в регистр 6 - соответствующий код. Структура решающего блока настраиваетс на выполнение функции знака.In the sign function mode, bus 17, through node 5, node 2 introduces the initial data, and, on bus 20, register 6, the corresponding code. The structure of the decision block is configured to perform the sign function.
Приращени подынтегральной функции по шине 17 через узел 5 поступают на вход сумматора ./. Полученна в сумматоре 1 сумма Ириращений иоступает в узел 2, где она су.ммируетс со значением подынтегральной функции предыдущего шага, и полученное новое значение иодынтегральной функции через узел 10 иоступает в узел 7, который анализирует знак и модуль поступившего числа и выдает приращени со знаком постуиившего значени подынтегральной функции на вход узла 9, на второй вход которого поступает приращение машинной переменной с шины 19. Узел 9 пропускает приращени мащинной переменной через узел 10 на щцну 21 без из.менени в случае, если значение подынтегральной функции положительно. В случае отрицательного значени подынтегральной функции узел 9 производит переадресацию приращений машинной переменной, т. е. положительное приращение поступает по отрицательной шине, а отрицательное по положительной .The increments of the integrand over the bus 17 through the node 5 arrive at the input of the adder ./. The sum of Orrunces obtained in adder 1 enters node 2, where it sums with the value of the integrand of the previous step, and the resulting new value of the integral function through node 10 enters node 7, which analyzes the sign and the modulus of the incoming number and outputs increments with the sign of the value of the integrand to the input of the node 9, to the second input of which the machine variable is incremented from the bus 19. The node 9 passes the increments of the masking variable through the node 10 to the pin 21 without changing in the case if and the value of the integrand is positive. In the case of a negative value of the integrand, the node 9 redirects the increments of the machine variable, i.e., the positive increment is received on the negative bus, and negative on the positive one.
В режиме цифрового ннтегрировани с одновременным умножением на посто нный коэффициент меиьще едииицы по щине 17 через узел 5 в узел 2 занос тс начальные данные, по щине 23 В регистр // заноситс посто нный коэффициент, а по шнне 20 в регистр 6 - соответствующий код.In the digital integration mode with simultaneous multiplication by a constant coefficient, the number of units along the bus 17 through the node 5 in the node 2 is loaded with the initial data, with the 23 V register / // the constant factor is entered, and with the auxiliary 20 in the register 6 - the corresponding code.
Приращени подынтегральной функции поступают по ши«е 17 через узел 5 на вход сумматора /. Полученна в сумматоре / сумма приращений поступает в узел 2, где она суммируетс со значением подынтегральной функции предыдущего щага, и полученное новое значение подынтегральнойThe increments of the integrand are passed along the shi e 17 through the node 5 to the input of the adder /. The sum total of the increment in the adder goes to node 2, where it is summed with the value of the integrand of the previous step, and the resulting new value of the integrand
функции поступает на вход узла 3. В узле 3 образуетс произведение значени подынтегральной функции на приращение независимой неременной, которое по шине 19 через узел 10 поступает на второй вход узла 3.the function enters the input of node 3. At node 3, the product of the value of the integrand is generated by the increment of the independent time variable, which via bus 19 through node 10 enters the second input of node 3.
В узле 4 осундествл етс сложение полученного .после узла 3 неквантованного приращени интеграла с остатком интеграла предыдущего щага и происходит образование нового значени остатка интеграла, а полученна сумма поступает через узел W в узел 7, где по .сигналу, поступающему по шине 19, выдел етс квантованное приращенне интеграла, которое через узел 10 проходит на вход узла 12, на второй вход которого поступает значение посто нного коэффициента из регистра И.In node 4 of the afterwave the addition of the unquantized increment of the integral with the remainder of the integral of the previous step is obtained after node 3 and a new value of the remainder of the integral is formed, and the resulting sum goes through node W to node 7, where the signal coming through bus 19 is separated quantized integral increment that passes through node 10 to the input of node 12, the second input of which receives the value of a constant coefficient from register I.
В сумматоре 13 происходит суммирование полученного после узла 12 значени приращени интеграла, умноженного на коэффициент, с частичным нроизведеннем приращени интеграла на коэффициент, которое ноступает из регистра 14. Полученное в сумматоре 13 новое значение частичного произведени поступает на вход регистраIn the adder 13, the increment value of the integral multiplied by the coefficient is added to the partial increment of the integral by the coefficient that is not received from the register 14. The new value of the partial product obtained in the adder 13 is fed to the input of the register
14и на вход узла 15, который анализирует знаковые разр ды поступившего числа и в случае их нереполнени выдает квант произведени .14 and to the input of the node 15, which analyzes the sign bits of the received number and, in case of their non-replication, produces a quantum of product.
Квант .произведени посто нного коэффициента на приращение интеграла из узлаQuantum of the production of a constant increment coefficient of the integral of a node
15через узел 10 поступает на шину 21.15 through node 10 enters the bus 21.
В режиме умножени на коэффициент, больший единицы, в узел 2 записываетс нуль, в регистр // - величина, обратна коэффициенту, а в регистр 6 - соответствуюший код.In multiplication mode by a factor greater than one, zero is written to node 2, the value inverse of the coefficient is entered into the // register, and the corresponding code is entered into register 6.
Приращени подынтегральной функции по шине 17 через узел 5 поступают на вход сумматора 1. Полученна в сумматоре / сумма приращений запоминаетс в узле 2 и поступает через узел 10 на вход узла 7. Узел 7 в этом режиме производит анализ модул и знака поступающего значени суммы приращений, и если значение суммы приращений не равно нулю, то узел 7 выдает через узел 10 на шину 21 приращени со знаком, соответствующим значению суммы приращений и одновременно это ириращение подаетс в узел 12. Оно поступает на шину 21 и в узел 12 до тех нор, пока сумма частичных произведений в сумматоре 13 не ста.нет равной 1,0. bio так как зиаченне регистра // равно IIK, где /С - значенне коэффициента , то сумма частичных произведений становитс равной 1,0 после того, как узел 7 выдает на вход узла 12 и на шину 21 /С приращений. Когда значение суммы частичных произведений становитс равным единице, ззел 15 выдает одно приращение (квант произведени ) со знаком, обратным выходному приращению. Это приращение ноступает через узел 10 и сумматор / в узел 2, где вычитаетс из значени суммы приращений . Если в этом случае значение суммы приращений становитс равным нулю, то узел 7, проанализировав вновь значение суммы приращений, перестает выдавать вы .ходные приращени . Таким образом, в данном режиме за один шаг решени решающий блок вместо одного приращени выдает /С приращений, т. е. производит умножение входного приращени на коэффициент /С.The increments of the integrand over the bus 17 through the node 5 are fed to the input of the adder 1. The accumulated / sum of the increments is stored in the node 2 and fed through the node 10 to the input of the node 7. In this mode, the module analyzes the module and the sign of the incoming value of the sum of the increments, and if the value of the sum of the increments is not zero, then the node 7 outputs through the node 10 to the bus 21 increments with a sign corresponding to the value of the sum of the increments and at the same time this iriation is fed to the node 12. It goes to the bus 21 and to the node 12 until part sum GOVERNMENTAL works in the adder 13 is not equal sta.net 1.0. bio since the register // case is equal to IIK, where / C is the value of the coefficient, the sum of the partial products becomes 1.0 after the node 7 outputs the input 12 and the bus 21 / C increments. When the value of the sum of partial products becomes equal to one, zzel 15 yields one increment (product quantum) with the sign opposite to the output increment. This increment is received through node 10 and adder / to node 2, where it is subtracted from the value of the sum of the increments. If, in this case, the value of the sum of the increments becomes equal to zero, then node 7, after analyzing again the value of the sum of the increments, ceases to produce the final increments. Thus, in this mode, in a single decision step, the decision block, instead of one increment, gives out / С increments, i.e., multiplies the input increment by the factor / С.
В режи.ме численного интегрировани с одновременным умножением на посто нный коэффициент больше единицы в узел 2 занос тс начальные данные, в регистр //- величина, обратна коэффициенту, а в регистр 6 - соответствующий код.In the mode of numerical integration with simultaneous multiplication by a constant coefficient greater than one, the initial data is entered into the node 2, the value inverse of the coefficient is entered into the // register, and the corresponding code is entered into the register 6.
Приращени подынтегральной функции но шине 17 через узел 5 поступают на вход сумматора /. Полученна в сумматоре / сумма приращений поступает на вход узла 2, где проис.ходит ее суммирование со значением подынтегральной функцни предыдущего шага решенн , и полученное новое значение подынтегральной функции поступает на вход узла 3. В узле 3 образуетс произведение значени подынтегральной функции на приращение независимой переменной , которое по щине 19 через узел 10 поступает на второй вход узла 3.The increments of the integrand of the bus 17 through the node 5 are fed to the input of the adder /. The sum of the increments received in the adder is fed to the input of node 2, where it is summed up with the value of the integrand of the previous step, and the resulting new value of the integrand is fed to the input of node 3. At node 3, the product of the value of the integrand is generated by the increment of the independent variable , which is on the splint 19 through the node 10 enters the second input of the node 3.
В узле 4 осуидествл етс сложение полученного после узла 3 неквантованного нрнращени интеграла с остатком иитеграла предыдущего щага и происходит образование нового значени остатка интеграла, а полученна сумма поступает через узел W в узел 7. В случае, если значени величины, поступившей на вход узла 7, будут 1,0, то узел 7 но сигналу, ноступающему по шине 19, выдает квантованное приращение интеграла , которое через узел /О иоступает на щину 21 выхода рещающего блока и одновременно через узел 10 на вход узла 12, на второй вход которого поступает коэффициент из регистра 11. Это приращение на шине 21 и на входе узла 12 удержнваетс в течение /С итераций, т. е. пока сумма частичных произведений в сумматоре 13 не станет равной 1,0. Тогда узел 15 анализа частичных произведений выдает одно приращение , которое через узел 10 поступает на в.ход узла 7 на установку его в исходное состо ние, и узел 7 перестает выдавать приращени . Таким образом, в этом режиме в течение одного шага решени }зел 7 вместо одного приращени интеграла выдает на шину 21 выхода решающего блока Л приращений , т. е. получаемое в процессе пнтегрировани приращение интеграла умножаетс на коэффициент Д .In node 4, the addition of the unquantized integral with the remainder of the integral of the previous schaggle obtained from knot 3 is formed, and a new value of the remainder of the integral is formed, and the resulting sum goes through node W to node 7. In the case of the value received at the input of node 7, will be 1.0, then node 7, but to a signal arriving via bus 19, produces a quantized increment of the integral, which through the node / O enters the exit unit 21 and simultaneously through node 10 to the input of node 12, to the second input of which it arrives coefficient from the register 11. This increment on bus 21 and the input node 12 for uderzhnvaets / C iterations m. e. until the sum of partial products in an adder 13 becomes equal to 1.0. Then the node 15 of the analysis of partial products produces one increment, which through the node 10 enters the inlet of the node 7 to reset it to the initial state, and the node 7 ceases to produce an increment. Thus, in this mode, during a single decision step} green 7, instead of a single increment of the integral, outputs to the bus 21 the output of the decision block L increments, i.e., the increment of the integral obtained in the process of integrating is multiplied by a factor D.
Предлагаемый блок повышает быстродействие при незначительном увеличении оборудовани .The proposed unit improves performance with a slight increase in equipment.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU762387190A SU650085A2 (en) | 1976-07-19 | 1976-07-19 | Solving unit of digital integrating structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU762387190A SU650085A2 (en) | 1976-07-19 | 1976-07-19 | Solving unit of digital integrating structure |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU551669 Addition |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU650085A2 true SU650085A2 (en) | 1979-02-28 |
Family
ID=20670902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU762387190A SU650085A2 (en) | 1976-07-19 | 1976-07-19 | Solving unit of digital integrating structure |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU650085A2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4568836A (en) * | 1983-02-08 | 1986-02-04 | Reenberg Howard R | Ocean wave electric generators |
-
1976
- 1976-07-19 SU SU762387190A patent/SU650085A2/en active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4568836A (en) * | 1983-02-08 | 1986-02-04 | Reenberg Howard R | Ocean wave electric generators |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1265588A (en) | Infinite impulse response filters | |
| SU650085A2 (en) | Solving unit of digital integrating structure | |
| SU886760A3 (en) | Digital lattice filter for speach synthesizer | |
| SU1130875A1 (en) | Digital correlator | |
| SU1605254A1 (en) | Device for performing fast walsh-adamar transform | |
| RU2024933C1 (en) | Device for multiplying three matrices | |
| SU648989A1 (en) | Fourier coefficient computing arrangement | |
| SU1716607A1 (en) | Digital filter with multilevel delta modulation | |
| SU1383393A1 (en) | Device for converting by walsh functions | |
| RU2012051C1 (en) | Device for fast fourier transform | |
| SU1667055A1 (en) | Device for modulo m multiplication | |
| SU1658150A2 (en) | Device for square root extraction | |
| SU1265795A1 (en) | Device for executing walsh transform of signals with adamard ordering | |
| RU2024184C1 (en) | Digital filter | |
| SU1264306A1 (en) | Device for digital filtering | |
| RU2037197C1 (en) | Device for solving systems of linear algebraic equations | |
| SU1444759A1 (en) | Computing apparatus | |
| SU568060A1 (en) | Digital integrator for boundary problem solution | |
| SU1136180A1 (en) | Quadratic form generator | |
| RU2037199C1 (en) | Device for inverting n x n matrices | |
| SU1392576A1 (en) | Device for evaluating differential equations | |
| SU1427361A1 (en) | Multiplication device | |
| SU385283A1 (en) | ANALOG-DIGITAL CORRELATOR | |
| SU1272329A1 (en) | Calculating device | |
| SU1700767A1 (en) | Digital rank-driven tv image video signal filter |