SU1605254A1 - Device for performing fast walsh-adamar transform - Google Patents

Device for performing fast walsh-adamar transform Download PDF

Info

Publication number
SU1605254A1
SU1605254A1 SU884452770A SU4452770A SU1605254A1 SU 1605254 A1 SU1605254 A1 SU 1605254A1 SU 884452770 A SU884452770 A SU 884452770A SU 4452770 A SU4452770 A SU 4452770A SU 1605254 A1 SU1605254 A1 SU 1605254A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
register
switch
clock
Prior art date
Application number
SU884452770A
Other languages
Russian (ru)
Inventor
Лев Алексеевич Гнатив
Ярослав Евстахиевич Визор
Мирон Алексеевич Гнатив
Геннадий Яковлевич Ширмовский
Original Assignee
Институт кибернетики им.В.М.Глушкова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт кибернетики им.В.М.Глушкова filed Critical Институт кибернетики им.В.М.Глушкова
Priority to SU884452770A priority Critical patent/SU1605254A1/en
Application granted granted Critical
Publication of SU1605254A1 publication Critical patent/SU1605254A1/en

Links

Abstract

Изобретение относитс  к области автоматики и вычислительной технике и может быть использовано дл  цифровой обработки сигналов на основе дискретных ортогональных преобразований в базисе функций Уолша, дл  цифровой фильтрации, сжати  информации, дл  цифрового спектрально-коррел ционного анализа случайных процессов, в технике св зи и т.д. Цель изобретени  - повышение быстродействи . Цель достигаетс  за счет того, что в состав устройства вход т коммутаторы 1, 2, регистр 3 сдвига, сумматор-вычитатель 4, регистры 5, 6 сдвига, коммутатор 7, блок 8 синхронизации, регистр 11 сдвига. 5 ил.The invention relates to the field of automation and computing and can be used for digital signal processing based on discrete orthogonal transformations in the Walsh function basis, for digital filtering, data compression, for digital spectral correlation analysis of random processes, in communication technology, and so on. d. The purpose of the invention is to increase speed. The goal is achieved due to the fact that the device includes switches 1, 2, shift register 3, adder-subtractor 4, shift registers 5, 6, switch 7, synchronization unit 8, shift register 11. 5 il.

Description

Риг./Rig./
31605253160525
Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  цифровой обработки сигналов на основе дискретных ортогональных преобразований в базисе функций Уолша, дл  цифровой фильтрации, сжати  информации, дл  цифрового спектрально-коррел ционного анализа случайных процессов, в технике св зи и т.д.The invention relates to automation and computing and can be used for digital signal processing based on discrete orthogonal transformations in the Walsh basis, for digital filtering, data compression, for digital spectral correlation analysis of random processes, in communication technology, etc. .
Цель изобретени  - повьшение быстродействи  устройства за счет параллельного считывани  из регистров сдвига данных, поступающих на входы сумматора-вычитател , что позвол ет исключить однотактные задержки промежуточных данных.The purpose of the invention is to increase the speed of the device due to parallel reading from the shift registers of data received at the inputs of the adder-subtractor, which eliminates one-step delay of the intermediate data.
На фиг„1 представлена функциональтуплени  отсчетов Х(1). - X(N) входн го сигнала. В нечетные такты (j Fig „1 shows the functionality of the X (1) readings. - X (N) input signal. In odd measures (j
« 1 - N-1"1 - N-1
, где j - номер тактовогоwhere j is the clock number
10ten
импульса) .через первый выход комму татора 2 значени  нечетных отсчетов входного сигнала Х(1), Х(3),...,X(N -1) занос тс  в регистр 3,.а в четные такты (J 2 - N) значени  чет ных отсчетов входного сигнала Х(2), Х(4) ,. ., ,X(N) через второй выход коммутатора 2 занос тс  в регистр 1 При этом регистры 3 и 11 управл ютс задними фронтами тактовых импульсов J5 сигналов соответственно 5 и 6 (фиг. с выходов 5 и 6 блока 8 синхронизации На прот жении N/2 тактов,начина  с (Ы+1)-го такта, выполн етс  перва  итераци  преобразовани . Приpulse). through the first output of the switch 2, the values of the odd samples of the input signal X (1), X (3), ..., X (N -1) are entered in register 3, .a in even cycles (J 2 - N ) the values of even counts of the input signal X (2), X (4),. .,, X (N) through the second output of switch 2 are entered into register 1. In this case, registers 3 and 11 are controlled by the falling edges of the clock pulses J5 of signals 5 and 6, respectively (Fig. From outputs 5 and 6 of synchronization unit 8 For N / 2 clocks, starting at (L + 1) th cycle, the first iteration of the conversion is performed.
на  схема устройства; на фиг.2 - гра- 20 этом с тактовой .частотой происходитon the device diagram; figure 2 - a graph of this with a clock frequency occurs
фик быстрого преобразовани  Уолша- Адамара; на фиг. 3 - схема блока синхронизации; на фиг, 4 - схема формировател  импульсов; на фиг, 5 - временна  диаграмма работы устройства дл  N 8 (Н 2).Fick Fast Walsh-Hadamard; in fig. 3 is a diagram of the synchronization unit; FIG. 4 is a pulse driver circuit; FIG. 5 is a time diagram of the operation of the device for N 8 (H 2).
Устройстве содержит коммутаторыThe device contains switches
1и 2, регистр 3 сдвига, сумматор-вы- читатель 4, регистры 5 и 6 сдвига, коммутатор 7, блок 8 синхронизации, информационный вход 9, тактовый г вход 10, регистр 11 сдвига, вход 12 запуска и вход 13 задани  размера преобразовател .1 and 2, shift register 3, adder-reader 4, shift registers 5 and 6, switch 7, synchronization unit 8, information input 9, clock r input 10, shift register 11, start input 12, and input 13 for specifying the size of the converter.
Блок В синхронизации (фиг.З) содержит счетчик 14, формирователь 15 импульсов, счетчик 16, элементы И 17 и 18, счетчик 19, элементы И 20 и 21, элемент НЕ 22, элемент И 23,элемент НЕ 24, элемент И 25, элемент НЕ 26, элементы И 27 и 28, элементы ИЛИ 29 и 30,The synchronization block B (FIG. 3) contains a counter 14, a pulse shaper 15, a counter 16, elements AND 17 and 18, a counter 19, elements AND 20 and 21, an element NOT 22, an element And 23, an element NOT 24, an element And 25, the element is NOT 26, the elements are AND 27 and 28, the elements are OR 29 and 30,
Фор.1ироватепь 15 импульсов (фиг. 4) содержит четырехразр дный регистр 31 сдвига, вычитающий счетчик 32 и элемент И-НЕ 33,Form.1 of 15 pulses (Fig. 4) contains a four-bit shift register 31, subtracting counter 32 and AND-HE element 33,
Устройство работает следующим образом .The device works as follows.
Последовательность Х(1), Х(2),... ..,Х(Н) отсчетов входного сигнала с частотой тактовых импульсов через первый информационный вход коммутатора 1, управл емого с выхода 1 блока 8 синхронизации сигналом 1 (фиг.5), поступает на вход коммутатора 2,который управл етс  сигналом 2 с выходаThe sequence X (1), X (2), ... .., X (H) of samples of the input signal with a frequency of clock pulses through the first information input of the switch 1, controlled from the output 1 of the synchronization unit 8 by the signal 1 (figure 5) , is fed to the input of switch 2, which is controlled by signal 2 from the output
2блока 8 синхронизации. При этом коммутатор 1 подключен к инАормацион- ному входу 9 устройства на врем  пос252 block 8 synchronization. In this case, the switch 1 is connected to the device's inlet 9 input for the period of time 25
30thirty
считывание одновременно с регистров 3 и 11 сдвига данных, поступающих на входы сумматора-вычитател  4. В каладом такте на выходах сумматора- вычитател  4 в соответствии с графо ( фиг,2) преобразовани  формируютс  суммы и разностиreading simultaneously from the registers 3 and 11 of the shift of the data supplied to the inputs of the adder-subtractor 4. In each cycle, at the outputs of the adder-subtractor 4, in accordance with the graph (Fig. 2), the sums and differences are formed
X,(j/2) X(j - 1) + X(j)X, (j / 2) X (j - 1) + X (j)
X,(N/2) + j(2) X, (N / 2) + j (2)
X(j-1) - X(j), j 2,4,6N X (j-1) - X (j), j 2,4,6N
3535
4040
которые одновременно занос тс  в рег стры 5 и 6 (суммы занос тс  в регис 5, а разности - в регистр 6). При этом регистр 5 управл етс  тактовым сигналом f (фиг.5) с выхода 10 бл ка 8 синхронизации (эта св зь на сх ма не показана), а регистр 6 - сигн лом 4 (фиг.З). с выхода 4 блока 8 синхронизации. В течение следующих N/2 тактов, начина  с (3/2 N + 1)-г такта происходит считывание данных 45 (сумм) из регистра 5. При этом из регистра 5 через коммутаторы 7,1 и 2 в нечетные такты занос тс  в р гистр 3, а в четные такты - в регистр 11. Коммутатор 7 управл етс  - сигналом 3 (фиг,5) с выхода 5 блок 8 синхронизации. После этого,начина  с (2Н+1)-го такта, в течение следующих N/2 тактов происходит аналогично считывание данных (разностей) из регистра 6 через коммутаторы 7, 1 и 2 в регистры 3 и П. При этом в нечетные такты данные занос тс  в регистр 3, а в четные такты - в регистр 11.which are simultaneously entered into reg frames 5 and 6 (the amounts are entered into regis 5, and the differences into register 6). In this case, the register 5 is controlled by the clock signal f (Fig. 5) from the output 10 of the synchronization block 8 (this connection is not shown in the diagram), and the register 6 by the signal 4 (Fig. 3). output 4 of block 8 synchronization. During the next N / 2 clock cycles, starting with (3/2 N + 1) -th clock cycle, data 45 (sums) from register 5 is read. At the same time, from register 5 through switches 7.1 and 2, odd cycles are entered into Span 3, and even clock cycles - to register 11. Switch 7 is controlled by a signal 3 (FIG. 5) from output 5 of sync block 8. After that, starting with (2Н + 1) -th cycle, over the next N / 2 cycles, data (differences) from register 6 is read similarly through switches 7, 1 and 2 to registers 3 and P. At the same time, data is sent to odd cycles is recorded in register 3, and in even cycles in register 11.
5050
5555
туплени  отсчетов Х(1). - X(N) входного сигнала. В нечетные такты (j tupleni counts X (1). - X (N) input signal. In odd measures (j
« 1 - N-1"1 - N-1
, где j - номер тактовогоwhere j is the clock number
00
импульса) .через первый выход коммутатора 2 значени  нечетных отсчетов входного сигнала Х(1), Х(3),...,X(N- -1) занос тс  в регистр 3,.а в четные такты (J 2 - N) значени  четных отсчетов входного сигнала Х(2), Х(4) ,. ., ,X(N) через второй выход коммутатора 2 занос тс  в регистр 11. При этом регистры 3 и 11 управл ютс  задними фронтами тактовых импульсов 5 сигналов соответственно 5 и 6 (фиг.5) с выходов 5 и 6 блока 8 синхронизации На прот жении N/2 тактов,начина  с (Ы+1)-го такта, выполн етс  перва  итераци  преобразовани . Приpulse). Through the first output of the switch 2, the values of the odd samples of the input signal X (1), X (3), ..., X (N--1) are entered into register 3, .a in even cycles (J 2 - N ) the values of the even counts of the input signal X (2), X (4),. .,, X (N) through the second output of the switch 2 are recorded in the register 11. In this case, the registers 3 and 11 are controlled by the falling edges of the clock pulses 5 signals, respectively 5 and 6 (figure 5) from the outputs 5 and 6 of the synchronization unit 8 N / 2 clock cycles, starting at (L + 1) th cycle, the first iteration of the transform is performed. With
0 этом с тактовой .частотой происходит0 this clock. Occurs
считывание одновременно с регистров 3 и 11 сдвига данных, поступающих на входы сумматора-вычитател  4. В каладом такте на выходах сумматора- вычитател  4 в соответствии с графом (фиг,2) преобразовани  формируютс  суммы и разностиreading simultaneously from the registers 3 and 11 of the shift of the data supplied to the inputs of the adder-subtractor 4. In each cycle, at the outputs of the adder-subtractor 4, in accordance with the graph (Fig. 2), the sums and differences are formed
X,(j/2) X(j - 1) + X(j)X, (j / 2) X (j - 1) + X (j)
X,(N/2) + j(2) X, (N / 2) + j (2)
X(j-1) - X(j), j 2,4,6N, X (j-1) - X (j), j 2,4,6N,
5five
00
которые одновременно занос тс  в регистры 5 и 6 (суммы занос тс  в регистр 5, а разности - в регистр 6). При этом регистр 5 управл етс  тактовым сигналом f (фиг.5) с выхода 10 блока 8 синхронизации (эта св зь на схема не показана), а регистр 6 - сигналом 4 (фиг.З). с выхода 4 блока 8 синхронизации. В течение следующих N/2 тактов, начина  с (3/2 N + 1)-го такта происходит считывание данных 5 (сумм) из регистра 5. При этом из регистра 5 через коммутаторы 7,1 и 2 в нечетные такты занос тс  в регистр 3, а в четные такты - в регистр 11. Коммутатор 7 управл етс  - сигналом 3 (фиг,5) с выхода 5 блока 8 синхронизации. После этого,начина  с (2Н+1)-го такта, в течение следующих N/2 тактов происходит аналогично считывание данных (разностей) из регистра 6 через коммутаторы 7, 1 и 2 в регистры 3 и П. При этом в нечетные такты данные занос тс  в регистр 3, а в четные такты - в регистр 11.which are simultaneously entered into registers 5 and 6 (the sums are entered into register 5, and the differences into register 6). In this case, the register 5 is controlled by the clock signal f (Fig. 5) from the output 10 of the synchronization unit 8 (this connection is not shown in the diagram), and the register 6 by the signal 4 (Fig. 3). output 4 of block 8 synchronization. During the next N / 2 cycles, starting with (3/2 N + 1) -th cycle, data 5 (sums) is read from register 5. At the same time, from register 5 through switches 7.1 and 2, odd cycles are entered into register 3, and even clock cycles - in register 11. Switch 7 is controlled by a signal 3 (FIG. 5) from output 5 of synchronization unit 8. After that, starting with (2Н + 1) -th cycle, over the next N / 2 cycles, data (differences) from register 6 is read similarly through switches 7, 1 and 2 to registers 3 and P. At the same time, data is sent to odd cycles is recorded in register 3, and in even cycles in register 11.
00
5five
После этого, начина  с (5/2М+1)-го такта, происходит аналогично первой втора  итераци  преобразовани  и т.д., пока не выполнитс  п итераций преобразовани . На последней п-й итерации преобразовани  в течение N/2 тактов, начина  с (Зп-1 )N/2+1-го такта, на выходах сумматора-вычитйте- л  4 формируютс  коэффициенты Х(1)- - X(N) преобразовани  Уолша-Адамара, перва  половина которых заноситс  в регистр 5, а втора  половина коэффициентов преобразовани  одновременно заноситс  в регистр 6. В течение Ы/2 тактов, начина  с (Зп N/2 + + 1)-го такта, происходит считывание с регистра 5 первой половины коэффи- циентдв Х(1) - X(N/2) преобразовани , а в течение следующих N/2 тактов считываетс  с регистра 6 втора  по- ловина коэффициентов X(N/2+I)-X(N) преобразовани , которые вывод тс  на выход коммутатора 7. При этом первый коэффициент Х(1) преобразовани  выводитс  на выход коммутатора 7 на (ЭпН/2 1)-м такте, а последний коэффициент X(N) преобразовани  - на (Зп+2) N/2-M такте. На врем  считывани  коэффициентов преобразовани  коммутатор 1 подключаетс  к информационному входу 9 устройства и одновременно со считыванием коэд)фициентов происходит занесение в регистры 3 и 11 значений отсчетов.сигнала из следующей выборки.Thereafter, starting from the (5 / 2M + 1) th cycle, it proceeds similarly to the first second iteration of the transformation, etc., until n iterations of the transformation are performed. At the last pth iteration of the conversion during N / 2 cycles, starting with (3p-1) N / 2 + 1 cycle, the coefficients X (1) - - X (N) are formed at the outputs of the adder-subtractor 4. Walsh-Hadamard transforms, the first half of which are entered into register 5, and the second half of the conversion coefficients are simultaneously entered into register 6. During N / 2 cycles, starting with (Zn N / 2 + + 1) -th cycle, reading occurs from the register 5 of the first half of the coefficient X (1) - X (N / 2) conversion, and in the next N / 2 cycles the second half of the coefficient is read from the register 6 in the X (N / 2 + I) -X (N) transformations, which are output to the output of the switch 7. In this case, the first conversion factor X (1) is output to the output of the switch 7 in the (EPN / 2 1) th cycle, and the last X (N) coefficient is transformed at the (3p + 2) N / 2-M cycle. At the time of reading the conversion coefficients, the switch 1 is connected to the information input 9 of the device and, simultaneously with the reading of the coefficients, the readings 3 and 11 of the readings of the signals from the next sample are entered into registers 3 and 11.
Блок 8 синхронизации работает следующим образом. Запуск блока 8 синхронизации производитс  потенциалом логического О, который подаетс  на вход 12 блока 8 синхронизации и запускает формирователь 15 импульсов . При этом на выходе формировател  15 импульсов формируетс  отрица- тельный импульс сигнала управлени  1 (фиг.5). По приходу тактовых импульсов f (фиг.5) на счетный вход 10 счетчика 14 на выходе 1 первого (младшего) разр да его формируетс  сигнал управлени  2 (фиг.5), а на выходе (п-1)-го разр да счетчика 14 формируетс  сигнал Т, который посту пает на первый вход Аормировател  15 импульсов и на счетные входы счетчиков 16 и 19. По приходу сигнала Т на выходе формировател  15 импульсов формируетс  сигнал управлени , который по переднему фронту сбрасывает счетчик 19 в нулевое состо ние,.The synchronization unit 8 operates as follows. The triggering of the synchronization unit 8 is made by the potential of logic O, which is fed to the input 12 of the synchronization unit 8 and starts the pulse shaper 15. In this case, at the output of the pulse driver 15, a negative pulse of control signal 1 is generated (Fig. 5). Upon the arrival of the clock pulses f (Fig. 5) at the counting input 10 of the counter 14 at the output 1 of the first (least significant) bit, a control signal 2 is formed (Fig. 5), and at the output of the (n-1) th digit of the counter 14 a signal T is generated, which is supplied to the first input of the Aormizer 15 pulses and to the counting inputs of counters 16 and 19. Upon the arrival of the signal T, a control signal is generated at the output of the pulse driver 15, which resets the counter 19 to the zero state, on the leading edge.
00
5five
00
5five
00
5five
00
5five
00
5five
Сигналы с выходов первого и/второго разр дов счетчика 16 поступают на входы элемента И 17, на выходе которого формируетс  сигнал управлени The signals from the outputs of the first and / or second bits of the counter 16 are fed to the inputs of the element AND 17, at the output of which a control signal is generated
4(фиг,5). С помощью тактового сигнала f и сигнала управлени  4 Лорми- руетс  на выходе элемента И 18 сигнал управлени  3, Сигналы с выходов первого и второго разр дов счетчика 19 поступают на входы элемента И 20, на выходе которого формируетс  сигнал, который поступает на первые входы элементов И 21 и 27 и через элемент4 (FIG. 5). Using the clock signal f and the control signal 4, the output signal of the element 18 is controlled by And 18, the control signal 3, the signals from the outputs of the first and second bits of the counter 19 are fed to the inputs of the element 20, the output of which generates a signal that goes to the first inputs of the elements Both 21 and 27 and through the element
Н Е 24 поступает на первый вход элемента И 25 С помощью пр мого и инверсного сигналов управлени  1,кото- pbie поступают на входы элементов И 21, 23, 25, 27 и 28, пр мого и инверсного сигналов управлени  2, которые поступают на входы элементов И 21, 23, 27 и 28, а также с помощью тактового сигнала f, который поступает на вход элемента И 25, на выходах элементов ИЛИ 29 и 30 Нормируютс  сигналы упр.ав ени  соответственноH E 24 arrives at the first input of the element And 25 With the help of direct and inverse control signals 1, which are received at the inputs of the elements And 21, 23, 25, 27 and 28, direct and inverse control signals 2, which arrive at the inputs elements And 21, 23, 27 and 28, as well as using a clock signal f, which is fed to the input element And 25, at the outputs of the elements OR 29 and 30 Normalized control signals, respectively
5и 6,5 and 6,
Формирователь 15 импульсов работает следующим образом. Перед запуском формировател  импульсов на инЛор- маци.онных входах П, - D вычитаюше- го счетчика 32 устанавливаетс  дво- ичньш код числа m(in Зп-2) тактов преобразовани . Запуск Формировател  15 импульсов осуществл етс  потенциалом логического О, который подаетс  на вход 12 элемента И-НЕ 33, так как в исходном состо нии на выходе Р обратного переноса вычитающего счетчика 32 находитс  потенциал логической 1, который поступает на второй вход элемента И-НЕ 33. При этом на выходе элемента И-НЕ 33 устанавливаетс  потенциал логической 1, который поступает на управл ющий вход V параллельного занесени  регистра 31 сдвига. В исходном сое- . то нии на информационных входах D регистра 31 сдвига устанавливаетс  код 1100 дл  формировани  импульсов с длительностью 2Т, котора  получаетс  по приходу третьего импульса сигнала Т , а на входе V последовательного занесени  регистра 31 сдвига посто нно присутствует высокий потенциал (логическа  1).По приходу сигнала с периодом Т Ы/2 из выхода (n-l)-ro разр да счетчика 14 блока 8 синхронизацииThe pulse shaper 15 operates as follows. Before the pulse shaper is started, the dual inputs of the number 32 (in 3p-2) conversion cycles are set on the in-input inputs P, –D of the subtractive counter 32. The pulse shaper 15 is triggered by a logical potential O, which is fed to input 12 of the element AND-HE 33, since in the initial state at the output P of the reverse transfer of the subtractive counter 32 there is a potential of logical 1, which is fed to the second input of the element AND-HE 33 In this case, the potential of logical 1, which is fed to the control input V of the parallel recording of the shift register 31, is established at the output of the NAND element 33. In the original connection. then, on informational inputs D of shift register 31, code 1100 is set to generate pulses with a duration of 2T, which is received after the arrival of the third pulse of the signal T, and high potential (logic 1) is constantly present at the input V of sequential recording of the shift register 31. Upon arrival of the signal with a period of T Ы / 2 from the output (nl) -ro bit of the counter 14 of the synchronization unit 8
CM параллельногоCM parallel
на счетньй входto the entrance
занесени  регистра 31 сдвига по заднему фронту первого импульса сигнала Т.. на выходах 1 - 4 регистра 31recording the shift register 31 on the falling edge of the first pulse of the T signal. at the outputs 1 - 4 of the register 31
сдвига устанавливаетс  код 1100.Потенциал ом логического О с выхода четвертого (старшего) разр да регистра 31 сдвига в вычитающий счетчик 32 параллельно заноситс  двоичный код числа т, который установлен на информационных входах D - D вычитающего счетчика 32. При этом на выходе четвертого разр да регистра 31 сдвига устанавливаетс  потенциал логического О.the shift code is set to 1100. The potential Ω of the logical O from the output of the fourth (senior) bit of the shift register 31 to the deducting counter 32 is parallelly stored in the binary code of the number t, which is set at the information inputs D - D of the deducting counter 32. of shift register 31, the potential of logical O.
Так как на управл ющем входе V, регистра 31 сдвига устанавливаетс  низкий потенциал (логический О) и на входе V посто нно присутствует высокий потенциал, то по приходу второго импульса сигнала Т на счетный вход С регистра 31 сдвига (по заднему фронту импульса сигнала Т) на его выходах происходит сдвиг вправо ранее занесенного параллельного кода 1100. На выходах регистра 31 сдвига получаетс  код 1110, т.е. состо ние четвертого разр да на выходе не изменилось и равно логическому О,что не разрешает запускать вычйтакнций счётчик 32. С приходом очередного третьего импульса сигнала Т по заднему фронту на выходе четвертого разр да регистра 31 сдвига после очередного сдвига вправо устанавливаетс  потенциал логической 1,который запускает вычитающий счетчик 32.При этом вычитающий счетчик 32 начинает вычитать. После прихода (Зп-2)-гоSince a low potential (logical O) is set at the control input V, the shift register 31 and a high potential is constantly present at the input V, the second pulse of the signal T is sent to the counting input C of the shift register 31 (by the falling edge of the signal T) A shift to the right of the previously entered parallel code 1100 occurs at its outputs. At the outputs of the shift register 31, a code 1110 is obtained, i.e. the state of the fourth bit at the output has not changed and is equal to logical O, which does not allow to run the counting of counter 32. With the arrival of the next third pulse of the signal T, the potential of the logical 1, which goes to the fourth edge of the fourth bit of the shift register 31, starts the subtractive counter 32. At this, the subtractive counter 32 starts to subtract. After the arrival (Zp-2)
импульса сигнала Т на счетный вход Су регистра 31 сдвига на выходе Р обратного переноса вычитающего счетчика 32 формируетс  отрицательный импульс, который через элемент , И-НЕ 33 потенциалом логической 1, поступающим на вход регистра 31 сдвига , устанавливает на его выходах параллельный код 1100. При ЭТОМ на выходе четвертого разр да регистра 31 сдвига устанавливаетс  низкий потен циал.the pulse signal T to the counting input Su of the shift register 31 at the output P of the reverse transfer of the subtractive counter 32 forms a negative pulse that, through the element I-NE 33 of the potential of logical 1, which enters the shift register 31, sets a parallel code 1100 at its outputs. This, at the output of the fourth bit of the shift register 31, establishes a low potential.

Claims (1)

  1. Формула изобретени  Устройство дл  выполнени  быстрого преобразовани  Уолша-Адамара,содержащее первый, второй и третий коммутаторы , первый, второй и третий регистры, сумм&тор-вычитатель и блок синхронизации, первый выход которого подключен к управл ющему входу перд вого коммутатора и тактовому входу второго регистра, выход которого подключен к первому информационному входу второго коммутатора, выход которого  вл етс  информационным выхо5 дом устройства и подключен к первому информационному входу первого коммутатора , второй информационньй вход которого  вл етс  информационным входом устройства, тактовым входомApparatus of the Invention A device for performing a fast Walsh-Hadamard transformation, comprising first, second and third switches, first, second and third registers, sums & subtractor and synchronization unit, the first output of which is connected to the control input of the first switch and the second clock input a register whose output is connected to the first information input of the second switch, the output of which is the information output of the device and connected to the first information input of the first switch, the second input ormatsionny input of which is a data input device, a clock input
    и входом запуска которого  вл ютс  соответственно тактовьш вход и вход запуска блока синхронизации,второй и третий выходы которого подключены к управл ющим входам соответственноand the start input of which are respectively the clock input and the start input of the synchronization unit, the second and third outputs of which are connected to the control inputs respectively
    5 третьего и второго коммутаторов,-выход первого регистра подключен к первому входу сумматора-вычитател , выход третьего регистра подключен к второму информационному входу второ0 го .коммутатора, отличающее-- с   тем, .что, с целью повышени  быстродействи , в него введен четвертый регистр, причем выход первого коммутатора подключен к инйорма- ционному входу третьего коммутатора , первый и второй выходы которого подключены к информационным входам соответственно первого и четвертого регистров, выход четвертого регистра подключен к второму входу сумматора-вычитател , выходы суммы и разности которого подключены к информационным входам соответственно второго и третьего регистров, четвертый,5 of the third and second switches, the output of the first register is connected to the first input of the adder-subtractor, the output of the third register is connected to the second information input of the second switch that differs with the fact that in order to improve speed, the fourth register is entered The output of the first switch is connected to the third-order switch input terminal, the first and second outputs of which are connected to the information inputs of the first and fourth registers, respectively, the output of the fourth register is connected to the second at entry adder-subtracter, and which outputs the sum of difference data inputs connected to, respectively, the second and third registers, fourth,
    45 п тый и шестой выходы блока синхронизации подключены к тактовым входам соответственно третьего, первого и четвертого регистров, а вход задани  размера преобразовани  блока 50 синхронизации  вл етс  входом задани  размера преобразовани  устройства .The 45th and the sixth outputs of the synchronization unit are connected to the clock inputs of the third, first, and fourth registers, respectively, and the input for setting the conversion size of the synchronization unit 50 is the input for setting the conversion size of the device.
    5five
    4040
    ///;///;
    W)W)
    i(m} 1()i (m} 1 ()
    i()i ()
    Kj(N)Kj (n)
    СложениеAddition
    о xm ют 1about xm yut 1
    s 5.s 5.
    W.; IIW .; II
    ( I I(I I
    S QS q
    Ю 5U 5
    I I
    i %i%
    ::::: soX/5v; ::::: soX / 5v;
    Вычиггк1ниеDeduction
    10ten
    12в.12th century
    1313
    Фиг. ВFIG. AT
    Фиг.ЗFig.Z
    П-1P-1
    ifkis,&ifkis, &
    fr 77-.7 77 Г Т 77 ;П /г 7 7 7 7 --fr 77-.7 77 G T 77; P / g 7 7 7 7 -
SU884452770A 1988-07-07 1988-07-07 Device for performing fast walsh-adamar transform SU1605254A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884452770A SU1605254A1 (en) 1988-07-07 1988-07-07 Device for performing fast walsh-adamar transform

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884452770A SU1605254A1 (en) 1988-07-07 1988-07-07 Device for performing fast walsh-adamar transform

Publications (1)

Publication Number Publication Date
SU1605254A1 true SU1605254A1 (en) 1990-11-07

Family

ID=21386487

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884452770A SU1605254A1 (en) 1988-07-07 1988-07-07 Device for performing fast walsh-adamar transform

Country Status (1)

Country Link
SU (1) SU1605254A1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0491668A2 (en) * 1990-12-17 1992-06-24 Ericsson Inc. CDMA substractive demodulation
US5239557A (en) * 1992-04-10 1993-08-24 Ericsson/Ge Mobile Communications Discountinuous CDMA reception

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское св$эдетельство СССР №951320, кл. G Об F 15/332,1982. R.Jarlagadda, I.E.Herchey. Architecture of the fast Walsh - Hada- :inard.and fast Fourier transforms, with change transfer devices. - lilt. J. Electronics, 1981, vol.51, № 5, p.677, fig.2. (прототип). *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0491668A2 (en) * 1990-12-17 1992-06-24 Ericsson Inc. CDMA substractive demodulation
US5239557A (en) * 1992-04-10 1993-08-24 Ericsson/Ge Mobile Communications Discountinuous CDMA reception

Similar Documents

Publication Publication Date Title
SU1605254A1 (en) Device for performing fast walsh-adamar transform
SU1751748A1 (en) Complex number multiplying device
SU1443002A1 (en) Device for swift walsh-adamar transform
SU744555A1 (en) Device for computing walsh conversion coefficients
SU1265795A1 (en) Device for executing walsh transform of signals with adamard ordering
SU911526A1 (en) Device for multiplying unit-counting codes
SU1444759A1 (en) Computing apparatus
SU1693612A1 (en) Device for walsh-paly transform
SU1411775A1 (en) Device for computing functions
SU1645966A1 (en) Device for calculating fourier-galois transforms
SU955031A1 (en) Maximum number determination device
SU1451832A1 (en) Variable-frequency pulser
RU1800459C (en) Device for interfacing computers with sensors
RU1788592C (en) Device for search of pseudorandom sequence
SU1023351A1 (en) Device for forming time intervals
SU1476488A1 (en) Fast real fourier transform computer
RU2024184C1 (en) Digital filter
SU1472899A1 (en) Multiplier
RU1784996C (en) Device for signal high speed walsh converting with adamar ordering
SU1438003A1 (en) Binary code to time interval converter
SU1045233A1 (en) Digital correlator
SU746182A1 (en) Counting and measuring apparatus
SU1425707A1 (en) Device for performing fast walsh transform
SU1474673A1 (en) Discrete fourier transform computation device
SU1061150A1 (en) Device for executing haar orhtogonal transoform of digital signals