SU647684A1 - Устройство дл извлечени квадратного корн - Google Patents

Description

гательного регистра и с единичным входом старшего разр да вспомогательного регистра , второй выход блока формировани  цифры соединен со вторым входом сумматора, выход которого подключен ко второму входу первого элемента И и ко входу триггера, а также тем, что блок формировани  цифры содержит: первый и второй элементы ИЛИ, первый и второй элементы И, элемент ИЛ И-НЕ, первый и второй элементы задер-жки,. первый вход первого элемента ИЛИ подключен к первому входу элемента ИЛИ-НЕ и ктретьему входу блока формировани  цифры, четвертый вход блока формировани  цифры подключен ко вторым входам первого элемента ИЛИ и элемента ИЛИ-НЕ, через первый элемент задержки - к третьему входу первого элемента ИЛИ и через первый и второй элементы задержки - к третьему входу элемента ИЛИ-НЕ и к первому выходу блока формировани цифры, третий вход блока формировани  цифры подключен к первому входу первого элемента И, второй вход которого подключен к выходу первого элемента ИЛИ, а выход - к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу второго элемента .И, первый вход которого соединен с выходом элемента , а второй вход - с первым входом блока формировани  цифры, выход второго элемента ИЛИ  вл етс  вторым выходом блока формировани  цифры. На фиг. I представлена схема устройства; на фиг. 2 - возможный вариант реализации ,блока формировани  цифры. Схема устройства содержит: регистр oneранда I, сумматор 2, триггер 3, первый и второй элементы И 4, 5, блок 6 формировани  цифры, вспомогательный регистр 7, регистр коррекции 8, элемент ИЛИ 9, элемент НЕ 10, первый, второй, третий и четвертый входы соответственно П, 12, 13, 14 блока формировани  цифры, первый и второй выходы 15 и 16 блока формировани  цифры, первый и второй тактирующие входы 17 и 18 устройства. Схема блока формировани  цифры ( фиг. 2) содержит: первый и второй элементы ИЛИ 19, 20, первый и второй элементы И 21, 22, элемент ИЛИ-НЕ 23, первый и второй элементы задержки 24, 25 соответственно . . Регистр I имеет (п + 5) разр дов, регистр 7- (п + 3) разр дов и регистр 8-(п-f 4) разр дов, где п - разр дность операнда. В исходном состо нии в регистр 1 записан операнд, в регистре 7 - единиц а записана в третьем . слетва разр де, в регистре 8 - все нули, триггер 3 находитс  д нулевом состо нии. На входах 12, 13, 14 существует нулевой сигнал, а на входе 11 - единичньш сигнал. Поэтому на В1ыходе 15 блока формировани  цифры будет присутствовать нулевой сигнал, а на выходе 16 - «1. образом, на выходе переноса сумматора будет сформирован единичный сигнал, а на выходе суммы - сигнал, идентичный младшей цифре регистра операнда. Будем считать, что в каждом i-м такте (i 1,2..., п -f 4) каждого цикла на шине 17 по вл етс  единичный тактирующий сигнал , а в (п + 4)-м такте каждого цикла на шине 18 по вл етс  единичный тактирующий сигнал. Цикл работы устройства состоит из п + 4 тактов. Рассмотрим работу устройства в i-м такте произвольного цикла (i , 2..., п + 4). На тактирующей щине 7 по вл етс  единичный сигнал, который проходит на цепи сдвига вправо на один разр д регистров 1, 7 и 8. В освободившийс  старший разр д регистра 1 через элемент И 4 записываетс  цифра, полученна  на выходе суммы сумматора 2 (это возможно ввиду отсутстви  единичного сигнала на шине 18 и, следовательно , наличи  его на выходе элемента НЕ 10). В старший разр д регистра 7 записываетс  цифра, бывша  в младшем разр де этого регистра в предыдущем такте. Если двум  тактами ранее в младшем разр де регистра 7 находилась единица, то формирователь 6 формирует единичный сигнал на шине 15. Если в этом же такте триггер 3 находитс  в нулевом состо нии, то на выходе элемента И 5 и элемента ИЛИ 9 по вл етс  единичный сигнал и в следующем такте в старший разр д регистра 8 записываетс  единица. Во всех остальных случа. х в старший разр д регистра 8 записываетс  цифра, бывша  в предыдущем такте в младшем разр де этого регистра. Если триггер 3 находитс  в нулевом состо нии (т.е. на шине II присутствует единичный сигнал), то на.втором выходе формировател  6 единичный сигнал по витс  только в случае отсутстви  единичного сигнала на шинах 13, 14 и 15 (отсутстви  единиц в младших разр дах регистра 8 в данном такте ирегистра 7 в этом такте и двум  тактами ранее ). Если же триггер 3 находитс  в-единичном состо нии (на шине 12 установлен , . ., единичный сигнал), то единичный сигнал на выходе 16 по витс  в следующих случа х: либо в младшем разр де регистра 8 записана единица (на шине 13 имеетс  едиг ничный .сигнал), либо в младшем разр де регистра 7 единица находилась в прошлом такте или находитс  в этом такте (что соответствует единичному сигналу на шине 14). На входы сумматора 2 поступают сигналы с блока 6 с цепи переноса сумматора, а также сигнал из регистра 1, cootBeTCTByющий значению цифры из его младшего разр да. В (п + 4)-м такте каждого цикла на тактирующей 1.иине 18 по вл етс  единичный сигнал, который поступает на вход элемента НЕ 10 и на синхронизирующий

вход триггера 3. На выходе э.пемента 10 единичный сигнал исчезает и в старший разр д регистра I занисываетс  ноль в следующем такте. Триггер 3 измен ет свое состо ние в соответствии с сигналом на выходе суммы сумматора 2. Кроме этого в первом цикле одновременно с по влением сигнала на шине 18 осуществл етс  сброс в нуль регистра 8. Результат по вл етс  на выходной шине, св занной . с нулевым выходом триггера 3, последовательно со старших разр дов .

Очередна  цифра результата формируетс  в конце каждого цикла в его (п + 4)-м такте.

Рассмотрим цифровой пример. Пусть необходимо вычислить квадратный корень из 9 (1001)а6. Результат будет равен 3 (0011)9Ь

Предложенное устройство  вл етс  устройством последовательного действи  и применение в нем регистров в интегральном исполнении на основе МДП-структур позвол ет значительно снизить стоимость, уменьшить габариты устройства и повысить его надежность.

формула изобретени 

1. Устройство дл  извлечени  квадратного корн , соДержаше е регистр операнда, вспомогательный регистр, сумматор, первый вход которого подключен к единичному выходу младшего разр да регистра операнда, отличающеес  тем, что, с целью упрощени  устройства, оно содержит регистр коррекции , блок формировани  цифры, триггер, первый и второй элементы И, элементы ИЛИ и НЕ, первый тактирующий вход устройства подключен к первым входам регистра операнда , вспомогательного регистра и регистра коррекции, второй тактирующий вход устройств .а подключен к синхронизирующему входу триггера и ко входу элемента НЕ, выход которого соединен с первым входом первого элемента И, выход которого подключен к единичному входу старшего разр да регистра операнда, первый вход элемента ИЛИ соединен с единичным выходом младшего разр да регистра коррекции,, единичный вход старшего р зр да которого подключен

к выходу элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с первым выходом блока формировани  цифры, а его второй вход подключен к нулевому выходу триггера, первому входу блока формировани  цифры и выходу устройства, единичный выход триггера подключен ко второму входу блока формировани  цифры, третий вход которого подключен к выходу регистра коррекции , а четвертый вход соединен с единичным выходом младшего разр да вспомогательного регистра и с единичным входом старшего разр да вспомогательного регистра , второй выход блока формировани  цифры соединен со вторым входом сумматора, выход которого подключен ко втором у входупервого элемента И и ко входу триггера. 2. Устройство по п., 1, отличающеес  тем, что блок формировани  цифры содержит первый и второй элементы ИЛИ, первый и

второй элементы И, элемент ИЛИ-НЕ, первый и второй элементы задержки, первый вход первого элемента ИЛИ подключен к первому входу элемента ИЛИ-НЕ и к третьему входу блока формировани  циф5 рьт, четвертый вход блока формировани  цифры подключен ко вторым входам первого элемента ИЛИ и элемента ИЛИ--НЕ, через первый элемент задержки - к третьему входу первого элемента ИЛИ и через первый и второй элементы задержки - к третье0 му входу элемента ИЛИ--НЕ и к первому выходу блока формировани  цифры, второй вход блока формировани  цифры подключен к первому входу первого элемента И, второй вход которого подключен к выхо5 ДУ первого элемента ИЛИ, а выход - к первому входу второго, элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, первый вход которого соединен с выходом элемента ИЛИ-НЕ, а второй вход - с первым входом блока формировани  циф.ры, выход второго элемента ИЛИ  вл етс  вторым выходом блока формировани  цифры.

Источники информации, прин тые во внимание при экспертизе

1.Авторское-свидетельство СССР № 435522, кл. G 06 F 7/38, 1972.

2.Патент Японии № 50-7900, кл. 97{7)Е32, 1975.