SU640416A1 - Arrangement for phase-wise automatic tuning of frequency - Google Patents
Arrangement for phase-wise automatic tuning of frequencyInfo
- Publication number
- SU640416A1 SU640416A1 SU762332356A SU2332356A SU640416A1 SU 640416 A1 SU640416 A1 SU 640416A1 SU 762332356 A SU762332356 A SU 762332356A SU 2332356 A SU2332356 A SU 2332356A SU 640416 A1 SU640416 A1 SU 640416A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- phase
- input
- output
- frequency
- arrangement
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
1one
Изобретение относитс к радиотехнике и может использоватьс в различных устройствах дл выделени гармонического сигнала из смеси аддитивного шума и сигнала.The invention relates to radio engineering and can be used in various devices to extract a harmonic signal from a mixture of additive noise and a signal.
Известно устройство фазовой автоподстройки частоты (ФАПЧ), содержащее последовательно соединенные квадратурный иреобразователь входного сигнала в видеочастотный , выполненный в виде последовательно соединенных синхронного детектора, усилител -ограничител , перемиожител , другой вход которого соединен с входом синхронного детектора и квадратурного фазового детектора, и пороговый ограничитель скорости изменени напр жени , а также последовательно соединенные фильтр нижних частот и управл емый генератор, выход которого соединен с другими входами синхронного и квадратурного фазового детекторов квадратурного преобразовател входного сигнала в видеочастотный 1.A phase locked loop (PLL) device containing serially connected quadrature input to video converter, made in the form of serially connected synchronous detector, limiting amplifier, intermitter, other input of which is connected to the input of synchronous detector and quadrature phase detector, and threshold limiter are known voltage changes, as well as series-connected low-pass filter and controlled oscillator, the output of which is connected with other inputs of synchronous and quadrature phase detectors of the quadrature converter of the input signal to the video frequency 1.
Однако известное устройство при работе по неманипулированному сигналу обладает неопределенностью фазы выходного напр жени , заключающейс в том, что управл емый генератор находитс в синхронизме как при разности фаз между синусоидальным входным сигналом н сигналом управл емого генератора, равной 0°, так и при разности фаз, равной 180°.However, the known device, when operating on a non-manipulated signal, has an output voltage phase uncertainty, which means that the controlled generator is in synchronism with both the phase difference between the sinusoidal input signal and the controlled generator signal, equal to 0 °, and the phase difference, equal to 180 °.
Целью изобретени вл етс устранение неоиределеиности фазы управл емого генератора .The aim of the invention is to eliminate the non-determination of the phase of the controlled oscillator.
Дл этого в устройстве ФАПЧ, содержащем последовательно соединенные квадратурный преобразователь входного сигнала в вндеочастотный, выполненный в виде последовательно соединенных синхронного детектора , усилител -ограничител , перемножител , другой вход которого соединен с входом сиихроиного детектора и квадратурного фазового детектора, и пороговый ограиичитель скорости изменени напр жени , а также последовательно соединенные фильтр нижних частот и управл емый генератор , выход которого соединен с другими входами синхронного и квадратурного фазового детекторов квадратурного преобразовател входного сигнала в видеочастотный , между выходом порогового ограничител скорости изменени напр жени и входом фильтра нижних частот включены последовательно соединенные сглаживающий фильтр, усилитель посто нного тока и сумматор, к выходам квадратурного фазового детектора и усилител -ограничител квадратурного преобразовател входного сигнала в видеочастотный подключен дополнительный перем1юл итель, выход которого подсоединен к другому входу сумматора .To do this, in a PLL device containing a series-connected quadrature input-to-frequency converter, made in the form of a series-connected synchronous detector, a limiting amplifier, a multiplier, the other input of which is connected to the input of a Sihroine detector and a quadrature phase detector, and a threshold limiter as well as series-connected low-pass filter and controlled oscillator, the output of which is connected to other inputs of the synchronous and quadrature phase detectors of a quadrature input to video frequency converter; between the threshold speed limiter output and the lowpass filter input are connected series-connected smoothing filter, DC amplifier, and adder, to the outputs of the quadrature phase detector and the square limiter amplifier of the input signal an additional circuit is connected to the video frequency, the output of which is connected to another input of the adder.
На чертеже приведена структурна электрическа схема предложенного устройства.The drawing shows a structural electrical circuit of the proposed device.
Устройство ФАПЧ содержит последовательно соединенные квадратурный преобразователь 1 входного сигнала в видеочастотный , выполненный в виде последовательно соединенных синхронного детектора 2, усилител -ограничител 3, неремножител 4, другой вход которого соединен с входом синхронного детектора 2 и квадратурного фазового детектора 5, пороговый ограничитель 6 cKopocTii .изменени напр л сни , а также последовательно соеднненные фильтр нижних частот (ФМЧ) 7 и управл емый генератор 8, выход которого соединен с другими входами синхронного и квадратурного фазового детекторов 2 и 5. Между выходом порогового ограничител 6 и входом ФНЧ 7 включены последовательно соединенные сглаживающий фильтр 9, усилитель посто нного тока (УПТ) 10 и сумматор 11, к выходам квадратурного фазового детектора 5 и усилител -ограничител 3 подключен дополнительный перемножитель 12, выход которого подсоединен к другому входу сумматора 11.The PLL device contains serially connected quadrature converter 1 input signal into video frequency, made in the form of serially connected synchronous detector 2, amplifier-limiter 3, non multiplier 4, another input connected to the input of synchronous detector 2 and quadrature phase detector 5, threshold limiter 6 c KopocTii. changing the voltage from the bottom, as well as sequentially connected low-pass filter (FMF) 7 and controlled oscillator 8, the output of which is connected to other inputs of synchronous and q drafts phase detectors 2 and 5. Between the output of threshold limiter 6 and the input of the low-pass filter 7 there are connected in series a smoothing filter 9, a direct current amplifier (UFD) 10 and an adder 11, to the outputs of the quadrature phase detector 5 and the amplifier-limiter 3 an additional multiplier 12 is connected whose output is connected to another input of the adder 11.
Устройство работает следующим образом.The device works as follows.
В биений на выходах синхронного детектора 2 и квадратурного фазового детектора 5 по вл ютс напр жени , сдвииутые на 90°, причем на выходе квадратурного фазового детектора 5 со скачками фазы на л за счет включени на его входе перемнол ител 4. На выходе дополнительного перемножител 12 напр жение по форме близко к синусоидальному и сдвинуто на /2 по отношению к напр жению на выходе синхронного детектора 2. Симметричное напр жение на выходе квадратурного фазового детектора 5, пройд через пороговый ограничитель 6, становитс асимметричным , в результате на выходе сглаживающего фильтра 9 но вл етс посто нна составл юща , котора после усилени УПТ 10 создает эффект подстройки управл емого генератора 8. По мере уменьшени частоты биений напр жение на выходе дополнительного перемнол ител 12 все больше отличаетс от синусоидального, так как начинает действовать механизм обычной ФАПЧ. Напр л ение биений одного знака увеличивает частотную расстройку и этот «нолунериод слсимаетс , а наир л епие биений другого знака умепьнгает расстройкуIn the beating, voltages shifted by 90 ° appear at the outputs of the synchronous detector 2 and quadrature phase detector 5, and at the output of the quadrature phase detector 5 with phase jumps per l due to switching on the input 4 at its input 4. At the output of the additional multiplier 12 the voltage in shape is close to sinusoidal and shifted by / 2 with respect to the voltage at the output of synchronous detector 2. Symmetric voltage at the output of quadrature phase detector 5, having passed through threshold limiter 6, becomes asymmetric As a result, the output of the smoothing filter 9 is a constant component, which, after amplifying the DCF 10, creates the effect of adjusting the controlled oscillator 8. As the beat frequency decreases, the voltage at the output of the additional amplifier 12 differs more and more from a sinusoidal waveform. how the conventional PLL begins to act. The beat direction of one sign increases the frequency offset, and this “no-second period” is heard, and the sound of the beat of another sign decreases the offset.
и ЭТОТ «полуперйод раст гйвае1с . В ре зультате возникает посто нна составл юща напр жени и на выходе дополнительного перемножител 12, что приводит в копечном счете к захватыванию по фазе по петле, состо щей из ФНЧ 7, управл емого генератора 8, квадратурного фазового детектора 5, дополнительного перемножител 12, сумматора 11 при участии перемножител 4. После захвата фазы пороговый ограничитель 6, сглаЛСивающий фильтр 9 и УПТ 10 обесиечивают выработку корректирующего наир жени , которое уменьшает фазовую ошибку в установившемс режиме.and THIS “semi-periody rast hivae1s. As a result, a constant voltage component and at the output of an additional multiplier 12 occur, which leads in a wake counting to phase-locking in a loop consisting of low-pass filter 7, a controlled oscillator 8, a quadrature phase detector 5, an additional multiplier 12, an adder 11 with the participation of the multiplier 4. After the phase has been captured, the threshold limiter 6, the squelting filter 9 and the FPT 10 provide for the production of corrective matching, which reduces the phase error in steady state.
Таким образом, предложенное устройство позвол ет сохранить все преимущества известного устройства и, кроме того, устранить в нем неопределенность фазы выходного сигиала.Thus, the proposed device retains all the advantages of the known device and, in addition, eliminates in it the uncertainty of the phase of the output sial.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762332356A SU640416A1 (en) | 1976-03-09 | 1976-03-09 | Arrangement for phase-wise automatic tuning of frequency |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762332356A SU640416A1 (en) | 1976-03-09 | 1976-03-09 | Arrangement for phase-wise automatic tuning of frequency |
Publications (1)
Publication Number | Publication Date |
---|---|
SU640416A1 true SU640416A1 (en) | 1978-12-30 |
Family
ID=20651578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762332356A SU640416A1 (en) | 1976-03-09 | 1976-03-09 | Arrangement for phase-wise automatic tuning of frequency |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU640416A1 (en) |
-
1976
- 1976-03-09 SU SU762332356A patent/SU640416A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8610508B2 (en) | Injection-locked oscillator | |
JPS6024614B2 (en) | timing recovery circuit | |
US2188611A (en) | Impulse generator | |
JPS61191121A (en) | Oscillator | |
SU640416A1 (en) | Arrangement for phase-wise automatic tuning of frequency | |
US2503700A (en) | Phase detector | |
US2868981A (en) | Signal processing arrangement | |
JPS58209232A (en) | Oscillating circuit | |
US4506376A (en) | Subcarrier signal generator for use in stereo tuners | |
US3165709A (en) | Frequency selection circuit, particularly for call receivers | |
SU678629A1 (en) | Frequency automatic tuning device | |
JPS6244604Y2 (en) | ||
SU794730A2 (en) | Phase-lock loop | |
SU720665A1 (en) | Device for restoring carrier frequency | |
SU1193802A1 (en) | Phase-lock loop | |
JPS56162580A (en) | Pll circuit | |
JP2821248B2 (en) | Discrimination circuit | |
SU924821A1 (en) | Multiphase pulsed synchronous-phase demodulator | |
JP3019657B2 (en) | Carrier recovery circuit | |
SU496647A1 (en) | Phase locked loop device | |
JPS5593528A (en) | Data demodulation unit | |
SU429497A1 (en) | DEVICE FOR PHASE AUTO CONSTRUCTION OF FREQUENCY | |
JP2600668B2 (en) | Clock regeneration circuit | |
SU1587629A1 (en) | Digital device for phase-lock loop | |
SU1450109A1 (en) | Phase autotuning device |