Дл этого в устройство дл вывода сигналов управлени из ЦВМ введены коммутатор, дешифратор, регистр, два блока задержки, группа элементов неравнозначности , причем выходы элементов пам ти соединены со входами коммутатора и первого блока задержки, выходы сумматора через дешифратор соединены со входами регистра, йыходы которого соединены с первыми входами элементов неравнозначности группы, вторые входы которых соединены с выходами коммутатора, управл ющий вход которого соединен с упра л ющим -выходом блока управлени , выходы элементов неравнозначности груп пы соединены со входами второго блок задержки, выходы которого соединены со входами блока распознавани ошибки , выходы первого блока задержки и блока распознавани с иибки соединены с выходами устройства. На чертеже изображено предлагаемое устройство. Устройство содержит блок 1 управлени , элементы 2-4 пам ти, коммутатор 5, сумматор 6, дешифратор 7, регистр 8, элементы 9-11 неравнознач ности, блоки 12, 13 задержки, блок 14 распознавани ошибки. Устройство работает следующим образом . При обращении вычислительной машины к устройству в блок 1 поступают сигналы, по которьш вырабатываетс последовательность сигналов управлен подаваемых на элементы 2-4. Рассматриваетс случай, когда, например, первый сигнал управлени имеет первы номер в заданной очередности и выдаетс на элемент 2, второй сигнал управлени имеет второй номер и выда етс на элемент 3 и третий - имеет третий номер и выдаетс на элемент 4 Перед выдачей указанной последовательности сигналов управлени блок 1 выдает управл ющие сигналы на коммутатор 5. При выдаче первого сигнала управлени срабатывает элемент 2 и сигнал с его выхода поступает на сумматор 6, блок 12 и через коммутатор 5 - на элемент 9; сумматор 6 фор мирует код номера фактической очеред ности вывода каждого очередного сигнала управлени . При выдаче одного первого сигнала управлени соответст вующий код поступает на входы дешифратора 7, который формирует сигнал, свидетельствующий о выдаче первого по очередности сигнала управлени . Этот сигнал подаетс на регистр 8, где фиксируетс первый номер очередности , и поступает на элемент 9. При равнозначности сигналов на обоих вхо дах элемента 9 сигнал неисправности на его выходе не формируетс . При этом отсутствует соответствующий сиг нал на выходе блока 13, который обес печивает прохождение сигналов только по окончании переходных процессов в устройстве. При отсутствии сигналов неисправностей блок 14 формирует сигнал разрешени , который подаетс на выходы устройства, разреша дальнейшее прохождение первого сигнала упргшлени . Таким образом, первый сигнал управлени поступает с выхода элемента 2 через блок 12 на объект управлени . Аналогично происходит выдача второго и третьего сигналов управлени . Рассмотрим случай нарушени очередности вывода сигналов управлени , например, первым выдаетс второй сигнал управлени . В этом случае первым срабатывает элемент 3 и сигнал с его выхода поступает через коммутатор 5 на элемент 10. Одновременно указанный сигнал подаетс на сумматор 6. После дешифрации суммы, равной 1, дешифратор 7 выдает сигнал на регистр 8, со входа которого вьадаетс соответствующий сигнал на элемент 9. Таким образом, на входах элементов 9 и 10 будут неравнозначные сигналы и оба элемента сформируют сигналы неисправностей. Эти сигналы через блок 13 поступают на блок 14, который выдает запрещающий сигнал. Ложный сигнал с элемента 3 задерживаетс блоком 12, врем задержки которого выше, .чем у блока 13. Аналогично работает устройство при других нарушени х очередности вывода сигналов управлени . Рассматриваетс случай нарушени очередности вывода сигнбшов управлени , когда, например, одновременно выдаютс первый и второй сигналы управлени . При этом срабатывают элементы 2 и 3, с выходов которых вьщаютс сигналы через коммутатор 5 на элементы 9 и 10. Одновременно эти сигналы суммируютс в сумматоре 6, на выходе которого формируетс код числа 2- суммы этих сигналов, поступающий на дешифратор 7. Последний выдает сигнал на регистр 8, и соответствующий сигнал поступает на элемент 10, который не формирует сигнгип неисправности. При этом на другом выходе регистра 8 сигнал отсутствует и соответственно отсутствует сигнал на втором входе элемента 9, который формирует сигнал неисправности, подает его через блок 13 в блок 14 и блокирует указанные сигналы управлени . Аналогично работает устройство при любом числе и любых комбинаци х ошибок одновременно выводимых сигналов управлени . Введение в устройство дл вывода сигналов управлени из ЦВМ описанных преобразований выгодно отличает описываемое устройство от аналогичных известных ранее, так как это повышает достоверность вывода последовательности управл ющих сигналов, позвол етFor this purpose, a switch, a decoder, a register, two delay blocks, a group of inequalities are entered into the device for outputting control signals from a digital computer, the outputs of memory elements are connected to the inputs of the switch and the first delay block, the outputs of the adder are connected to the inputs of the register, whose outputs connected to the first inputs of the group disparity elements, the second inputs of which are connected to the outputs of the switch, the control input of which is connected to the control output of the control unit, the outputs of the elements s nonequivalence of the group are connected to the inputs of the second delay unit, which outputs are connected to inputs of the error discrimination unit, the outputs of the first delay block and the discrimination block iibki connected to the device outputs. The drawing shows the proposed device. The device comprises a control unit 1, memory elements 2-4, switch 5, adder 6, decoder 7, register 8, non-equivalence elements 9-11, delay blocks 12, 13, error recognition block 14. The device works as follows. When a computer is accessing a device, block 1 receives signals that generate a sequence of control signals fed to elements 2-4. The case is considered when, for example, the first control signal has the first number in a given order and is given to element 2, the second control signal has the second number and is given to element 3 and the third has the third number and is given to element 4 Before issuing the specified signal sequence control unit 1 outputs control signals to switch 5. When the first control signal is issued, element 2 is triggered and the signal from its output goes to adder 6, block 12 and through switch 5 to element 9; The adder 6 forms the code of the number of the actual output sequence of each successive control signal. When issuing one first control signal, the corresponding code is fed to the inputs of the decoder 7, which generates a signal indicating that the first control signal is issued. This signal is applied to register 8, where the first sequence number is fixed, and is fed to element 9. When signals are equivalent, on both inputs of element 9 a fault signal is not generated at its output. At the same time, there is no corresponding signal at the output of block 13, which ensures the passage of signals only at the end of transients in the device. In the absence of fault signals, block 14 generates a enable signal that is applied to the outputs of the device, allowing further passage of the first control signal. Thus, the first control signal is fed from the output of element 2 through block 12 to the control object. Similarly, the second and third control signals are issued. Consider the case of violation of the output order of control signals, for example, the second control signal is issued first. In this case, element 3 is triggered first and the signal from its output goes through switch 5 to element 10. At the same time, the specified signal is fed to the adder 6. After decoding the sum equal to 1, the decoder 7 outputs a signal to the register 8, from which input the corresponding signal goes to element 9. Thus, at the inputs of elements 9 and 10 there will be unequal signals and both elements will generate fault signals. These signals through block 13 arrive at block 14, which gives a prohibitory signal. A false signal from element 3 is delayed by block 12, the delay time of which is higher than that of block 13. The device operates in the same way with other violations of the output order of control signals. A case of violation of the order of outputting control signals is considered when, for example, the first and second control signals are simultaneously issued. At the same time, elements 2 and 3 are triggered, from the outputs of which signals are transmitted through switch 5 to elements 9 and 10. At the same time, these signals are summed in adder 6, at the output of which a code of number 2 is formed - the sum of these signals arriving at the decoder 7. The latter outputs a signal register 8, and the corresponding signal is fed to the element 10, which does not generate a signal failure. At the same time, there is no signal at the other output of register 8 and, accordingly, there is no signal at the second input of element 9, which generates a fault signal, sends it through block 13 to block 14 and blocks the specified control signals. The device operates similarly with any number and any combinations of errors of simultaneously output control signals. An introduction to the device for outputting control signals from the digital computer of the described transformations distinguishes the described device from those previously known, since this increases the reliability of the output of the sequence of control signals, allows