SU752470A2

SU752470A2 - Coder

Info

Publication number: SU752470A2
Application number: SU782653086A
Authority: SU
Inventors: Аркадий Николаевич Мялик; Виль Иванович Рыжов; Анатолий Васильевич Жеребцов
Original assignee: Предприятие П/Я А-1178
Priority date: 1978-07-31
Filing date: 1978-07-31
Publication date: 1980-07-30

Description

Изобретение относитс к запоминающим устройствам и может быть использовано в автоматизированных системах управлени , контрол и обработки информации .The invention relates to memory devices and can be used in automated systems for managing, controlling and processing information.

По основному авт. св. № 590825 известен шифратор, содержащий чейки пам ти , выходы которых подключены к первому входу соответствующих элементов считывани , вторые входы которых подключены к шине разрешени считывани , формирователи сигналов сброса , выходы которых подключены к входэм соответствующих чеек пам ти, дешифратор , формирователи входных сигналов , входы которых подключены к выходам соответствующих элементов считывани , а выходы - к входам деШ1 ратора и входам соответствующих формирователей сигналов сброса, и ;элементы ИЛИ,первые входы которых соединены с выходами соответствующих чеек пам ти, кроме первой, второй вход первого элемента ИЛИ соединен с выходом первой чейки пам ти и с третьим входом последующего элемента считывани , а выходы всех элементов ИЛИ соединены с вторыми входами последуюгцих элементов ИЛИ и с третьимиAccording to the main author. St. No. 590825 is a well-known encoder that contains memory cells whose outputs are connected to the first input of the corresponding read elements, the second inputs of which are connected to the read resolution bus, reset drivers, the outputs of which are connected to the input of the corresponding memory cells, the decoder, input signal drivers, inputs which are connected to the outputs of the corresponding readout elements, and the outputs to the inputs of the switch and the inputs of the corresponding reset signal drivers, and; OR elements, the first inputs of which are except for the first, the second input of the first element OR is connected to the output of the first memory cell and to the third input of the subsequent read element, and the outputs of all the OR elements are connected to the second inputs of the subsequent OR elements and the third

входами последующих элементов считывани l . the inputs of subsequent read items l.

При использовании этого шифратора в устройствах автоматизированных систем управлени , контрол и обработки информации не достоверно контролируетс информаци , поступающа на вход шифратора в процессе работы в св зи с тем, что при несоответствии прошлой When using this encoder in the devices of automated control systems, control and processing of information, the information received at the input of the encoder during operation is not reliably controlled due to the fact that the previous

10 информации эталонным данным невозможно прин ть решение о том, вызвано ли ненормальное состо ние сигналов на выходе шифратора неисправностью шифратора или неверно сформированной ин15 формацией, поступающей на входы шифратора .10 information of the reference data it is impossible to decide whether an abnormal state of the signals at the output of the encoder is caused by a fault in the encoder or incorrectly formed information arriving at the inputs of the encoder.

Указанные обсто тельства снижают надежность шифратора.These circumstances reduce the reliability of the encoder.

Цель изобретени - повышение на20 дежности шифратора.The purpose of the invention is to increase the reliability of the encoder.

Поставленна цель достигаетс тем, что шифратор содержит триггер, элементы НЕ, две групы элементов И и дополнительные элементы ИЛИ, причем The goal is achieved by the fact that the encoder contains a trigger, elements NOT, two groups of AND elements and additional elements OR, and

25 вчоды триггера подключены к одним из ьходов шифратора,а выход триггера соединен с первыми входами элементов И первой группы и входом одного из элементов КЕ,выход которого подключен к25, the trigger commands are connected to one of the encoder inputs, and the trigger output is connected to the first inputs of the AND elements of the first group and the input of one of the KE elements, the output of which is connected to

30thirty

первым входам элементов И второй группы , вторые входы которых соединены с другими входами шифратора и входами других элементов НЕ, выходы которых подключены ко вторым входам элементов И второй группы, выходы элементов И подключены к входам дополнительных элементов ИЛИ, выходы которых соединены со входами чеек пам ти.the first inputs of elements AND of the second group, the second inputs of which are connected to other inputs of the encoder and the inputs of other elements NOT whose outputs are connected to the second inputs of elements AND of the second group, the outputs of elements AND are connected to the inputs of additional elements OR whose outputs are connected to the inputs of memory cells .

На чертеже изображена блок-схема шифратора.The drawing shows a block diagram of the encoder.

Шифратор содержит триггер 1, элементы 2-4 И первой группы, элементы 5-8 НЕ, элементы 9-11 И второй группы , дополнительные элементы 12-14 ИЛИ, чейки 15-17 пам ти,элементы 1820 считывани ,шину 21 разрешени считывани , формирователи 22-24 входных сигналов, дешифратор 25, формирователи 26-28 сигналов сброса , элементы 29, 30 ИЛИ. Выход и входы шифратора, шина .21 подключаютс к ЭВМ 31. Входы триггера 1 подключены к одним из входов шифратора, а выход триггера 1 соединен с первыми входами элементов 2-4 И и входом элемента 8 НЕ, выход которого подключен к первым входам элементов 9-11 И, вторые входы которых соединены с другими входами шифратора и входами элементов 5-7 НЕ, выходы которых подключены ко вторым входам элементов 9-11 И . Выходы элементов 2-4 и 9-11 И подключены ко бходам элементов 12-14 ИЛИ, выходы которых соединены со входами чеек 15-17 пам ти.. The encoder contains a trigger 1, elements 2-4 AND of the first group, elements 5-8 NOT, elements 9-11 AND of the second group, additional elements 12-14 OR, memory cells 15-17, read elements 1820, read resolution bus 21, shapers 22-24 input signals, the decoder 25, shapers 26-28 reset signals, elements 29, 30 OR. The output and inputs of the encoder, bus .21 are connected to computer 31. The inputs of trigger 1 are connected to one of the inputs of the encoder, and the output of trigger 1 is connected to the first inputs of elements 2-4 AND and the input of element 8 HE, the output of which is connected to the first inputs of elements 9 -11 And, the second inputs of which are connected to other inputs of the encoder and the inputs of elements 5-7 NOT, the outputs of which are connected to the second inputs of elements 9-11 And. The outputs of elements 2-4 and 9-11 AND connected to the bypasses of elements 12-14 OR, the outputs of which are connected to the inputs of the cells 15-17 memory ..

Ячейки 15-17 пам ти подключены выходами к первым входам элементов 18-2 считывани , вторые входы которых подключены к шине 21 разрешени считывани . Выходы элементов считывани подключены к входам формирователей 22-24 входных сигналов, выходы которых подключены ко входамдешифратора 25 и входам формирователей 26-28 сигналов сброса. Выходы формирователей 26-28 сигналов (Сброса соответственно подключены ко вторым входам чеек 15-17 пам ти .The memory cells 15-17 are connected to the first inputs of the readout elements 18-2, the second inputs of which are connected to the read resolution bus 21. The outputs of the read elements are connected to the inputs of the shapers 22-24 of the input signals, the outputs of which are connected to the inputs of the descrambler 25 and the inputs of the shapers 26-28 of the reset signals. The outputs of the drivers 26-28 signals (Reset, respectively, are connected to the second inputs of the memory cells 15-17.

Ячейки 16, 17 пам ти подключены выходами к первым входам соответствую щих элементов 29, 30 ИЛИ. Выход элэмента 29 ИЛИ подключен ко второму вхду последующего элемента 30 ИЛИ и третьему входу соответствующего элемента считывани . Первый вход элемента ) ИЛИ соединен с выходом чейки пам ти 15. Второй вход элемента 29. ИЛИ соединен с выходом чейки 16 пам ти . Первый вход элемента 30 ИЛИ сосоединен с выходом чейки 17 пам ти.The memory cells 16, 17 are connected by outputs to the first inputs of the corresponding elements 29, 30 OR. The output of element 29 OR is connected to the second input of the subsequent element 30 OR and the third input of the corresponding read element. The first input of the element) OR is connected to the output of the memory cell 15. The second input of the element 29. OR is connected to the output of the memory cell 16. The first input of element 30 OR is connected to the output of memory cell 17.

Входами шифратора вл ютс вторые входы элементов 9-11 И, на которые поступают входные сигналы.The inputs of the encoder are the second inputs of elements 9-11, to which the input signals are received.

Шифратор работает следующим образом .The encoder works as follows.

Контролируемые сигналы, по вл ющиес на входах шифратора, проход через элементы 9-11 И и элементы 1214 ИЛИ поступают на входы чеек 15-17 пам ти. ЭВМ 31 производит считывание из чеек 15-17 пам ти и с выхода,дешифратора 25. Коды контролируемых сигналов поступают на вход ЭВМ 31.Monitored signals appearing at the inputs of the encoder pass through elements 9-11 AND and elements 1214 OR arrive at the inputs of memory cells 15-17. The computer 31 reads from the memory cells 15-17 and from the output of the decoder 25. The codes of the monitored signals are fed to the input of the computer 31.

В ЭВМ 31 производитс сравнение поступивших кодов контролируемых сигналов с эталонными кодами.The computer 31 compares the incoming codes of monitored signals with the reference codes.

Дл повышени достоверности работы шифратора производитс периодическое инвертирование логического состо ни контролируемых сигналов , осуществл емое ЭВМ 31 воздействием на триггер 1. Сигнал с выхода триггера 1 производит логическую инверсию входных сигналов. Это изменение отслеживаетс дешифратором 25 и с его выхода снимаютс инверсные коды, характеризующие изменение состо ни входных сигналов.In order to increase the reliability of the encoder operation, the logical state of the monitored signals is inverted periodically by the computer 31 by acting on the trigger 1. The signal from the output of the trigger 1 produces a logical inversion of the input signals. This change is monitored by the decoder 25, and from its output, the inverse codes that characterize the change in state of the input signals are removed.

Пр мые и инверсные коды поступают на вход ЭВМ 31, где производитс сравнение их с эталонными кодами.The direct and inverse codes are fed to the input of the computer 31, where they are compared with the reference codes.

При неисправном состо нии шифратора на соответствующих его выходах будет отсутствовать инвертирование логического состо ни или дл общих логических состо ний входного сигнала, или хот бы дл одного из логических состо ний входного сигнала , что обеспечивает прин тие достоверных решений при сравнении в ЭВМ принимаемой с шифратора информации с эталонными данными.If the encoder fails, its corresponding outputs will not be inverted by the logical state either for the common logical states of the input signal, or at least for one of the logical states of the input signal, which ensures reliable decisions when comparing information received from the encoder in the computer with reference data.

Claims

Invention Formula

Encoder Aut. St. No. 590825, characterized in that, in order to increase the reliability of the encoder, it contains a trigger, NOT elements, two groups of AND elements and additional OR elements, with the trigger inputs connected to one of the encoder inputs, and the trigger output connected to the first inputs of the AND elements group and the input of one of the elements, the output of which is connected to the first inputs of elements AND of the second group, the second inputs of which are connected to other inputs of the encoder and the inputs of other elements NOT, the outputs of which are connected to the second inputs of the elements AND second th group, the outputs of the AND elements are connected to the inputs of the additional OR elements, the outputs of which are connected to the memory cells.

Sources of information taken into account in the examination

1, USSR Author's Certificate No. 590825, cl. G 11 C 11/06, 1975 prototype).

I I I. 1 I I